Tổng quan về luận án

Luận án này tiên phong giải quyết một trong những thách thức cốt lõi của lĩnh vực thiết kế vi mạch tích hợp mật độ cao: nhu cầu về một kiến trúc truyền thông trên chip linh hoạt và có khả năng chống lỗi. Trong bối cảnh sự phát triển nhanh chóng của các hệ thống trên chip (System-on-Chip - SoC) phức hợp, tích hợp ngày càng nhiều lõi IP (Intellectual Property Core), các giải pháp truyền thông truyền thống như kiến trúc bus chia sẻ đã bộc lộ những hạn chế căn bản về băng thông và khả năng mở rộng. Mạng trên chip (Network-on-Chip - NoC) đã nổi lên như một giải pháp toàn diện, cung cấp môi trường truyền thông hiệu quả và có khả năng mở rộng vượt trội. Tuy nhiên, các NoC hiện tại, đặc biệt là những cấu trúc dựa trên định tuyến tĩnh như XY routing algorithm, dù hiệu quả về chi phí và dễ thực thi, lại thiếu khả năng tự thích ứng với các thay đổi cấu hình mạng, chẳng hạn như lỗi bộ định tuyến hoặc yêu cầu ứng dụng động.

Research Gap cụ thể: Mặc dù đã có nhiều nghiên cứu về NoC và một số hướng tiếp cận tái cấu hình, một khoảng trống đáng kể tồn tại trong việc phát triển một giải pháp tái cấu hình NoC (Reconfigurable Network-on-Chip - RNoC) tích hợp hiệu quả, cân bằng giữa hiệu suất định tuyến tĩnh tối ưu và khả năng thích ứng linh hoạt với các lỗi hoặc thay đổi cấu hình động tại mức bộ định tuyến. Cụ thể, các giải pháp hiện có thường hoặc quá phức tạp, tốn kém tài nguyên (ví dụ: các giải pháp định tuyến thích nghi toàn diện), hoặc chỉ tập trung vào một khía cạnh nhất định của khả năng tái cấu hình (ví dụ: thay đổi cấu trúc liên kết toàn cục nhưng không xử lý lỗi cục bộ hiệu quả), hoặc đòi hỏi cơ chế quản lý cấu hình tập trung gây tắc nghẽn. Luận án này lấp đầy khoảng trống đó bằng cách đề xuất một cơ chế cập nhật định tuyến phân tán tại bộ định tuyến, cho phép phục hồi từ lỗi cục bộ một cách nhanh chóng và hiệu quả, duy trì độ tin cậy và hiệu suất truyền thông mà không cần cơ chế điều khiển tập trung phức tạp.

Research Questions và Hypotheses:

  1. RQ1: Làm thế nào để thiết kế một giải thuật cập nhật định tuyến cho NoC dạng lưới hai chiều (2D-mesh) sử dụng định tuyến tĩnh XY, có khả năng tự thích ứng với các thay đổi cấu hình mạng do bộ định tuyến bị lỗi hoặc rời khỏi mạng, mà vẫn duy trì hiệu quả truyền thông tối ưu?
    • H1: Việc tích hợp một giải thuật cập nhật định tuyến cục bộ, dựa trên nguyên tắc đi vòng và kế thừa một phần nguyên lý của giải thuật định tuyến Phía Tây trước (West First - WF), có thể cho phép RNoC thích ứng hiệu quả với các lỗi bộ định tuyến cục bộ trong khi vẫn giữ được ưu điểm của định tuyến tĩnh XY cho các giao tác không bị ảnh hưởng.
  2. RQ2: Kiến trúc bộ định tuyến RNoC cần được thiết kế như thế nào để thực thi hiệu quả giải pháp cập nhật định tuyến đã đề xuất, đồng thời tối ưu về chi phí không gian (area cost), công suất tiêu thụ và độ trễ truyền thông?
    • H2: Kiến trúc bộ định tuyến với một cổng ảo thực thi tái cấu hình (RMport - Routing Modification port) hoạt động ở hai chế độ (bình thường và tái cấu hình), được mô tả ở mức Register Transfer Level (RTL) bằng VHDL và tổng hợp với công nghệ CMOS 130nm, có thể thực thi thành công giải pháp cập nhật định tuyến với chi phí tài nguyên cạnh tranh.
  3. RQ3: Làm thế nào để xây dựng một nền tảng mô phỏng và đánh giá đa lớp, khách quan, cho phép khảo sát toàn diện hiệu năng truyền thông của cả NoC thông thường và RNoC với các kịch bản tái cấu hình đa dạng?
    • H3: Một nền tảng mô phỏng đa lớp sử dụng SystemC (mức cao) và VHDL (mức RTL), kết hợp với các công cụ tổng hợp (Modelsim, Design Compiler), có thể cung cấp khả năng đánh giá nhanh, khách quan các thông số hiệu năng (độ trễ truyền - latency, thông lượng mạng - throughput) và chi phí phần cứng của RNoC trong các kịch bản lỗi và tải khác nhau.

Theoretical Framework: Luận án này xây dựng trên nền tảng của mô hình truyền thông mạng trên chip (NoC), cụ thể là các nguyên lý của chuyển mạch gói (packet switching), cơ chế điều chuyển dữ liệu Wormhole (WH) và cơ chế điều khiển luồng Credit-based. Nó sử dụng cấu trúc liên kết dạng lưới hai chiều (2D-mesh topology) và mở rộng giải thuật định tuyến tĩnh ưu tiên theo hướng (Dimension Order Routing - DOR), đặc biệt là XY routing algorithm [Glass & Ni, 1992]. Đóng góp lý thuyết chính là việc tích hợp một cơ chế "cập nhật định tuyến" phân tán tại bộ định tuyến, lấy cảm hứng từ các nguyên tắc cục bộ của Turn Model và West First algorithm để tạo ra các đường đi vòng tránh lỗi một cách hiệu quả, nhưng vẫn duy trì tính đơn giản của định tuyến tại nguồn cho phần lớn giao tác.

Đóng góp đột phá với quantified impact:

  1. Giải pháp cập nhật định tuyến phân tán: Đề xuất giải pháp cập nhật thông tin định tuyến cho RNoC, cho phép thích ứng với sự thay đổi cấu hình do bộ định tuyến rời khỏi mạng. Giải pháp này giúp mạng vẫn hoạt động ổn định và tin cậy ngay cả khi có lỗi cục bộ, duy trì khả năng truyền thông lên đến 100% tải mạng trong các kịch bản lỗi đơn lẻ, so với sự tắc nghẽn hoàn toàn trong NoC tĩnh truyền thống.
  2. Kiến trúc bộ định tuyến tái cấu hình hiệu quả: Phát triển kiến trúc bộ định tuyến có khả năng tái cấu hình (RNoC router architecture) với một RMport độc đáo. Kiến trúc này được mô hình hóa bằng VHDL ở mức RTL và thực thi với công nghệ CMOS 130nm của hãng Global Foundry, đạt tần số hoạt động 100MHz với công suất tiêu thụ chỉ 7.58mW và chi phí không gian 461345µm² (tương đương 54359 gates). Kết quả này cho thấy sự tối ưu đáng kể về công suất so với PRouter [Concatto et al., 2009] (7.58mW so với 9.34mW) và hiệu quả về không gian so với ReNoC [Stensgaard & Spars, 2008] (461345µm² so với 580000µm²), trong khi vẫn cung cấp khả năng tái cấu hình.
  3. Nền tảng mô phỏng và đánh giá đa lớp: Xây dựng một nền tảng mô phỏng và đánh giá đa lớp sử dụng C++, SystemC và VHDL. Nền tảng này cho phép đánh giá nhanh và khách quan hiệu năng truyền thông của NoC và RNoC dưới nhiều kịch bản tải và cấu hình lỗi khác nhau. Điều này cung cấp một công cụ mạnh mẽ để nghiên cứu và phát triển các kiến trúc NoC/RNoC trong tương lai. Nền tảng này đã được tái sử dụng để đánh giá giải pháp đề xuất, khẳng định tính hiệu quả của nó.
  4. Hiệu suất truyền thông được chứng minh: Các kết quả mô phỏng cho thấy trong trường hợp bộ định tuyến bị cấm ở góc mạng (conner-case), thông lượng của giải pháp đề xuất đạt gần bằng với kiến trúc ViChar [Nicopoulos et al., 2006] (một kiến trúc có thông lượng cao nhưng yêu cầu bộ đệm lớn), trong khi sử dụng bộ đệm hiệu quả hơn nhiều (tỷ lệ thông lượng trên mỗi đơn vị bộ đệm là 0.0129, cao gần gấp đôi so với ViChar-8). Trong trường hợp xấu nhất (lỗi ở bên trong mạng), thông lượng vẫn duy trì ở mức chấp nhận được (bão hòa khoảng 0.15-0.20 flit/IPcore/clk khi tải tin đạt 20%).

Scope và Significance: Luận án tập trung vào mô hình NoC với cấu trúc liên kết dạng lưới hai chiều (2D-mesh) kích thước 4x4 và 5x5, sử dụng giải thuật định tuyến tĩnh XY. Các kịch bản đánh giá bao gồm các kích thước gói tin từ 1 đến 256 flits và tỷ lệ tải tin từ 1% đến 100%, với các trường hợp lỗi đơn lẻ tại vị trí góc, biên và bên trong mạng. Nghiên cứu này có ý nghĩa quan trọng trong việc nâng cao độ tin cậy và linh hoạt của các hệ thống SoC phức hợp, đặc biệt trong các ứng dụng yêu cầu khả năng chống lỗi và hoạt động liên tục (ví dụ: các thiết bị thông minh, hệ thống nhúng trong y tế, ô tô tự hành), đồng thời tối ưu hóa chi phí phần cứng và năng lượng.

Literature Review và Positioning

NoC: Vượt qua giới hạn bus truyền thống. Lịch sử thiết kế vi mạch tích hợp phức tạp cho thấy sự chuyển mình từ kiến trúc bus truyền thống sang Network-on-Chip (NoC) là một bước tiến mang tính cách mạng để giải quyết các vấn đề tắc nghẽn băng thông và khả năng mở rộng của bus [Benini & De Micheli, 2002]. NoC, với nguyên lý phân đoạn trên cấu trúc liên kết gồm nhiều bộ định tuyến và kỹ thuật truyền thông phù hợp, đã nâng cao hiệu quả hoạt động của toàn hệ thống, cho phép tích hợp ngày càng nhiều lõi IP [Agarwal et al., 2009]. Các kỹ thuật truyền thông cốt lõi như cơ chế điều khiển luồng credit-based và cơ chế điều chuyển dữ liệu Wormhole (WH) là phổ biến trong các thiết kế NoC để tối ưu hóa việc sử dụng tài nguyên và giảm độ trễ [Bjerregaard & Mahadevan, 2006; Zeferino & Susin, 2003]. Đặc biệt, giải thuật định tuyến tĩnh XY đã được khẳng định là một lựa chọn hiệu quả cho NoC 2D-mesh nhờ sự đơn giản và hiệu quả trong cân bằng tải [Glass & Ni, 1992; Dang et al., 2011].

Reconfigurable NoC: Thích ứng với môi trường động. Với sự gia tăng về độ phức tạp và mật độ tích hợp của SoC, nhu cầu về khả năng thích ứng với các thay đổi cấu hình, bao gồm cả lỗi trong sản xuất hoặc yêu cầu ứng dụng động, đã thúc đẩy sự ra đời của Reconfigurable Network-on-Chip (RNoC). Các nghiên cứu về RNoC có thể phân loại theo các mục tiêu khác nhau: thích ứng ứng dụng, chống sai hỏng, và nâng cao hiệu quả truyền thông [Dafali et al., 2008].

  • Tái cấu hình cấu trúc liên kết: Một số công trình đã khám phá khả năng thay đổi cấu trúc liên kết để thích ứng. Ví dụ, ReNoC của Stensgaard và Spars [2008, 2011] đề xuất một kiến trúc cho phép sắp xếp linh hoạt các bộ định tuyến để tạo nên cấu trúc liên kết bất quy tắc từ 2D-mesh, bao bọc bộ định tuyến chuyển mạch gói bằng chuyển mạch kênh. Tuy nhiên, giải pháp này có chi phí không gian lớn (580000µm² cho 90nm). Tương tự, CoNoChi [Pionteck et al., 2006, 2006] sử dụng FPGA để cho phép thay đổi cấu hình mạng động, cập nhật bảng định tuyến LUT bằng giải thuật Floy-Warshall. Mặc dù linh hoạt, các phương pháp này thường tập trung vào thay đổi cấu trúc toàn cục, có thể phức tạp khi xử lý lỗi cục bộ tức thời.
  • Tái cấu hình kiến trúc bộ định tuyến và giao thức: Nhiều nghiên cứu tập trung vào tối ưu hóa tài nguyên bên trong bộ định tuyến hoặc linh hoạt giao thức. ViChar [Nicopoulos et al., 2006] đề xuất giải pháp bộ đệm thống nhất (Unified Buffer Structure - UBS) để tối ưu hóa bộ đệm kênh ảo, đạt thông lượng cao nhưng với chi phí bộ đệm lớn (80 flit cho ViChar-16). BiNoC [Lan et al., 2009] và BiLink [Zhu et al., 2016] tập trung vào việc tăng băng thông liên kết thông qua kênh hai chiều, cho phép thay đổi hướng truyền động để tăng băng thông giữa các bộ định tuyến. PRouter [Concatto et al., 2009] đề xuất chia sẻ tài nguyên bộ đệm giữa các cổng để giảm công suất (9.34mW trên 180nm). Các giải pháp này chủ yếu cải thiện hiệu suất trong điều kiện bình thường nhưng ít tập trung vào cơ chế phục hồi lỗi cục bộ tức thời tại mức định tuyến.
  • Giải thuật định tuyến thích nghi và chống lỗi: Các giải thuật định tuyến thích nghi như Turn Model [Glass & Ni, 1992], WF (West First), NF (Negative First), và NL (North Last) đã được phát triển để tránh tắc nghẽn hoặc lỗi bằng cách cho phép các đường đi linh hoạt. Flich và cộng sự đã nghiên cứu Logic-Based Distributed Routing (LBDR) [2008] và Region-Based Routing (RR) [2007] để thích ứng với các cấu trúc bất quy tắc do lỗi. Tuy nhiên, các giải thuật này thường phức tạp và yêu cầu tài nguyên xử lý lớn hơn đáng kể so với định tuyến tĩnh. DyAD [Hu & Marculescu, 2004] kết hợp định tuyến tĩnh XY với định tuyến thích nghi chẵn-lẻ (OE) để cân bằng tải, nhưng vẫn dựa trên cơ chế phát hiện tắc nghẽn cục bộ. ROAdNoC [Al Faruque et al., 2008] sử dụng cơ chế thu hồi tài nguyên để xử lý lỗi chặn. RRAFT [Zhang et al., 2008] đề xuất một giải thuật định tuyến tái cấu hình cho mạng 2D-mesh chống lỗi.

Contradictions/Debates: Một tranh luận lớn trong thiết kế NoC là sự đánh đổi giữa hiệu suất (thông lượng, độ trễ), chi phí tài nguyên (diện tích, công suất) và tính linh hoạt/khả năng thích ứng. Định tuyến tĩnh (như XY) mang lại hiệu suất tốt và chi phí thấp trong điều kiện mạng ổn định, nhưng lại kém linh hoạt khi có lỗi. Ngược lại, định tuyến thích nghi (như Turn Model hoặc WF) cung cấp sự linh hoạt cao nhưng thường yêu cầu kiến trúc bộ định tuyến phức tạp hơn, tiêu tốn nhiều tài nguyên hơn, và có thể dẫn đến độ trễ cao hơn trong điều kiện tải thấp [Marculescu et al., 2009]. Ví dụ, ViChar [Nicopoulos et al., 2006] đạt thông lượng cao (trên 0.36 flit/IPcore/clk) nhưng phải trả giá bằng bộ đệm lớn (80 flit cho ViChar-16). BiNoC [Lan et al., 2009], dù tăng băng thông, lại có hiệu quả thông lượng thấp hơn (dưới 0.15 flit/IPcore/clk) trong một số kịch bản [Hình 4.8].

Positioning trong literature: Luận án này định vị mình ở giao điểm của việc tận dụng hiệu quả của định tuyến tĩnh và đáp ứng nhu cầu về khả năng tái cấu hình/chống lỗi. Nó giải quyết khoảng trống trong việc phát triển một giải pháp RNoC vừa đơn giản, hiệu quả về chi phí, vừa có khả năng thích ứng cục bộ với các lỗi bộ định tuyến mà không cần một cơ chế định tuyến thích nghi toàn diện phức tạp. Thay vì tái cấu hình toàn bộ cấu trúc liên kết (như ReNoC) hoặc chỉ tối ưu tài nguyên (như ViChar, PRouter), luận án tập trung vào một giải thuật cập nhật định tuyến phân tán cục bộ kết hợp với kiến trúc bộ định tuyến được bổ sung, cho phép điều chỉnh đường đi tại điểm phát hiện lỗi, giảm thiểu tác động đến hiệu suất tổng thể của mạng và giữ nguyên ưu điểm định tuyến tĩnh cho các giao tác không bị ảnh hưởng.

How this advances field: Nghiên cứu này đóng góp vào lĩnh vực NoC bằng cách cung cấp một giải pháp RNoC thực tế hơn, cân bằng được các yêu cầu về hiệu suất, chi phí và khả năng thích ứng. Nó chứng minh rằng có thể đạt được khả năng chống lỗi hiệu quả trong các NoC dựa trên định tuyến tĩnh bằng cách thêm vào một cơ chế cập nhật định tuyến cục bộ, phân tán, không làm tăng đáng kể độ phức tạp của bộ định tuyến. Giải pháp này cho phép các nhà thiết kế tạo ra các SoC đáng tin cậy hơn, có khả năng phục hồi từ lỗi mà vẫn giữ được hiệu suất cao.

So sánh với ít nhất 2 international studies:

  1. ReNoC (Stensgaard & Spars, 2008, 2011): ReNoC tập trung vào khả năng sắp xếp lại cấu trúc liên kết mạng toàn cục để thích ứng với các ứng dụng khác nhau hoặc chống lỗi, sử dụng chuyển mạch kênh bao ngoài chuyển mạch gói. Mặc dù linh hoạt, giải pháp này đòi hỏi chi phí không gian thực thi lớn (580000µm² trên công nghệ 90nm). Ngược lại, luận án này đề xuất một kiến trúc bộ định tuyến RNoC có chi phí không gian thấp hơn đáng kể (461345µm² trên công nghệ 130nm, tương đương khoảng 215000µm² nếu quy đổi sang 90nm) trong khi vẫn cung cấp khả năng thích ứng với lỗi cục bộ thông qua cơ chế cập nhật định tuyến. Điều này cho thấy giải pháp của luận án hiệu quả hơn về tài nguyên phần cứng cho các kịch bản lỗi cục bộ.
  2. ViChar (Nicopoulos et al., 2006): ViChar tập trung vào tối ưu hóa việc sử dụng bộ đệm thông qua kiến trúc bộ đệm thống nhất (UBS) để đạt thông lượng cao. ViChar-16, với 80 flit tổng kích thước bộ đệm và 4 kênh ảo cho mỗi cổng vật lý, đạt thông lượng cao nhất (trên 0.36 flit/IPcore/clk). Tuy nhiên, kiến trúc này yêu cầu bộ đệm rất lớn. Luận án này, mặc dù không tập trung vào tối ưu bộ đệm toàn diện, nhưng đạt được tỷ lệ thông lượng trên mỗi đơn vị bộ đệm là 0.0129, cao gần gấp đôi so với ViChar-8 (Bảng 4.3). Điều này chỉ ra rằng giải pháp của luận án mang lại hiệu suất truyền thông tốt với việc sử dụng bộ đệm hiệu quả hơn, đặc biệt khi mạng có lỗi, một kịch bản mà ViChar không tập trung đánh giá.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án này mở rộng lý thuyết về định tuyến theo thứ tự chiều (Dimension Order Routing - DOR) và định tuyến tĩnh XY [Glass & Ni, 1992], vốn được biết đến với sự đơn giản và hiệu quả trong các NoC 2D-mesh. Đóng góp chính là việc giới thiệu một cơ chế cập nhật định tuyến phân tán tại bộ định tuyến, cho phép chuyển đổi linh hoạt đường đi của gói tin khi phát hiện bộ định tuyến bị lỗi hoặc rời khỏi mạng, mà không cần thay đổi hoàn toàn giải thuật định tuyến tại nguồn. Điều này thách thức quan niệm rằng định tuyến tĩnh thiếu khả năng thích ứng, bằng cách chứng minh một phương pháp để "làm mềm" tính tĩnh của nó thông qua điều chỉnh cục bộ.

  • Extend/challenge WHICH specific theories: Luận án mở rộng giải thuật định tuyến tĩnh XY [Glass & Ni, 1992] bằng cách tích hợp các nguyên lý của Turn Model [Glass & Ni, 1992], đặc biệt là các luật cấm rẽ từ giải thuật Phía Tây trước (West First - WF algorithm). Cụ thể, khi một bộ định tuyến bị lỗi trên đường định tuyến XY, cơ chế cập nhật sẽ tạo ra một đường đi vòng, sử dụng các hướng đi được phép theo nguyên lý WF để tránh lỗi mà vẫn đảm bảo tính không khóa chết (deadlock-free). Điều này vượt ra khỏi giới hạn cố định của định tuyến XY mà không áp dụng một giải thuật thích nghi toàn diện và tốn kém tài nguyên.
  • Conceptual framework với components và relationships: Khung phân tích được đề xuất bao gồm các thành phần chính của một bộ định tuyến RNoC:
    • Khối cổng lối vào (INPORT): Nhận flit, trích xuất thông tin định tuyến từ trường PTT (Path-To-Target) của flit tiêu đề. Nó cũng có chức năng phát hiện hướng truyền bị cấm và chuyển sang chế độ tái cấu hình.
    • Khối cổng lối ra (OUTPORT): Thực hiện phân xử yêu cầu chuyển tiếp thông tin từ các INPORT và RMport, chuyển tiếp dữ liệu đến bộ định tuyến liền sau.
    • Ma trận tín hiệu nối chéo (Crossbar): Kết nối linh hoạt giữa các INPORT và OUTPORT.
    • Khối cổng ảo thực thi tái cấu hình (RMport): Đây là thành phần đột phá, chịu trách nhiệm xử lý và cập nhật thông tin định tuyến khi INPORT phát hiện đường đi bị chặn. RMport phân tích vị trí lỗi (trên đoạn thẳng, tại góc, lân cận góc) và tạo ra thông tin định tuyến mới để đi vòng lỗi.
    • Relationships: Các INPORT và OUTPORT hoạt động ở hai chế độ: "normal mode" (chế độ bình thường, tuân thủ định tuyến XY gốc) và "reconfig mode" (chế độ tái cấu hình, tương tác với RMport để cập nhật định tuyến). Cơ chế chuyển trạng thái (FSM) tại mỗi bộ định tuyến điều khiển sự chuyển đổi giữa các chế độ này một cách phân tán, không cần điều khiển tập trung.
  • Theoretical model với propositions/hypotheses numbered:
    • P1: Một cơ chế cập nhật định tuyến phân tán cục bộ có thể cho phép NoC dựa trên định tuyến tĩnh XY duy trì hoạt động chống lỗi mà không gây ra tắc nghẽn (deadlock) trong các trường hợp lỗi đơn lẻ.
    • P2: Việc tích hợp một RMport vào kiến trúc bộ định tuyến NoC, xử lý các kịch bản lỗi cụ thể (trên đoạn thẳng, tại góc, lân cận góc), là đủ để thực thi giải pháp cập nhật định tuyến một cách hiệu quả và với chi phí tài nguyên phần cứng tối ưu.
    • P3: Giải pháp RNoC đề xuất sẽ duy trì hiệu suất truyền thông (độ trễ, thông lượng) cạnh tranh so với các NoC tĩnh truyền thống và các RNoC khác, đồng thời cung cấp khả năng chống lỗi vượt trội.
  • Paradigm shift với EVIDENCE từ findings: Luận án này đại diện cho một sự thay đổi mô hình nhỏ từ "định tuyến tĩnh cố định" sang "định tuyến tĩnh linh hoạt cục bộ". Thay vì coi định tuyến tĩnh là hoàn toàn không thích ứng, nghiên cứu chứng minh rằng nó có thể được tăng cường với các khả năng phục hồi lỗi phân tán mà không làm mất đi ưu điểm về đơn giản và hiệu quả. Bằng chứng từ kết quả mô phỏng (Hình 4.6, 4.7) cho thấy khi có bộ định tuyến bị cấm, độ trễ truyền chỉ tăng nhẹ (từ 11clk lên 12clk ở tải thấp) và thông lượng vẫn đạt ngưỡng bão hòa (dù có giảm một phần so với mạng không lỗi), xác nhận khả năng thích ứng đáng tin cậy.

Khung phân tích độc đáo

  • Integration của theories (name 3+ specific theories): Khung phân tích độc đáo của luận án tích hợp sâu rộng các nguyên lý từ:
    1. Lý thuyết NoC (Benini & De Micheli, 2002): Cấu trúc 2D-mesh, phân lớp giao thức, giao tiếp NI.
    2. Kỹ thuật chuyển mạch gói: Cụ thể là cơ chế điều chuyển dữ liệu Wormhole (WH) để tối ưu bộ đệm và độ trễ, và cơ chế điều khiển luồng Credit-based để đảm bảo truyền thông tin cậy [Bjerregaard & Mahadevan, 2006].
    3. Lý thuyết định tuyến: Định tuyến tĩnh XY algorithm [Glass & Ni, 1992] là nền tảng, được mở rộng bằng cách tích hợp chiến lược tránh góc rẽ từ Turn Model, đặc biệt là nguyên lý cấm rẽ từ West First algorithm, để tạo các đường đi vòng tránh lỗi mà vẫn duy trì tính không khóa chết.
  • Novel analytical approach với justification: Luận án sử dụng một phương pháp mô hình hóa, mô phỏng đa lớp độc đáo, kết hợp SystemC (cho mô hình hóa mức giao dịch - TLM và đánh giá hiệu năng nhanh), VHDL (cho mô hình hóa mức RTL chi tiết và kiểm chứng chức năng), và các công cụ tổng hợp vi mạch (Design Compiler của Synopsys với thư viện CMOS 130nm của Global Foundry).
    • Justification: Cách tiếp cận này cho phép nghiên cứu từ ý tưởng cấp cao đến khả năng thực thi vật lý trên chip. SystemC cung cấp tốc độ mô phỏng nhanh để thăm dò các kịch bản đánh giá phức tạp. VHDL/RTL đảm bảo tính chính xác và khả năng tổng hợp của kiến trúc. Việc tích hợp các công cụ công nghiệp chứng minh tính khả thi thực tế của giải pháp.
  • Conceptual contributions với definitions:
    • Bộ định tuyến bị cấm (Prohibited Router): Bộ định tuyến không thể tham gia hoạt động truyền thông do sai hỏng hoặc yêu cầu hệ thống, và được thiết lập để rời khỏi mạng.
    • Bộ định tuyến tái cấu hình (Reconfigurable Router): Bộ định tuyến nơi hoạt động tái cấu hình được triển khai để cập nhật thông tin định tuyến nhằm tránh bộ định tuyến bị cấm.
    • Hoạt động cập nhật định tuyến (Routing Update Operation): Quá trình xử lý thay đổi thông tin định tuyến trong trường PTT của flit tiêu đề để điều hướng gói tin theo một đường định tuyến mới phù hợp với cấu hình mạng hiện thời, đặc biệt khi có lỗi.
    • Cổng ảo thực thi tái cấu hình (RMport): Một khối chức năng mới trong bộ định tuyến chịu trách nhiệm phân tích và tạo ra thông tin định tuyến thay thế khi phát hiện lỗi.
  • Boundary conditions explicitly stated: Giải pháp được đề xuất hoạt động tối ưu trong các NoC với cấu trúc liên kết dạng lưới hai chiều (2D-mesh) và sử dụng giải thuật định tuyến tĩnh XY tại nguồn. Nó được thiết kế để xử lý hiệu quả các trường hợp lỗi đơn lẻ của bộ định tuyến, bao gồm lỗi trên đoạn thẳng, tại góc định tuyến, và lân cận góc định tuyến. Các điều kiện này đảm bảo tính khả thi và hiệu quả của giải pháp trong một phạm vi ứng dụng rộng rãi nhưng có giới hạn rõ ràng.

Phương pháp nghiên cứu tiên tiến

Luận án áp dụng một phương pháp nghiên cứu toàn diện và tiên tiến, kết hợp giữa mô hình hóa, mô phỏng đa cấp độ và thực thi phần cứng, tuân thủ các quy trình thiết kế vi mạch số hiện đại.

Thiết kế nghiên cứu

  • Research philosophy: Luận án theo đuổi triết lý nghiên cứu positivism. Điều này được thể hiện qua việc tập trung vào các kết quả định lượng, có thể đo lường và kiểm chứng khách quan (như độ trễ truyền, thông lượng mạng, chi phí không gian, công suất tiêu thụ). Mục tiêu là xây dựng và kiểm định một giải pháp kỹ thuật cụ thể (kiến trúc RNoC và giải thuật cập nhật định tuyến) dựa trên bằng chứng thực nghiệm từ mô phỏng và tổng hợp, nhằm xác lập các quy luật hoạt động trong môi trường NoC.
  • Mixed methods với SPECIFIC combination rationale: Nghiên cứu sử dụng kết hợp các phương pháp định lượng qua nhiều cấp độ thiết kế:
    • Mô hình hóa mức cao (Transaction-Level Modeling - TLM) với SystemC: Để mô tả hành vi chức năng của bộ định tuyến và mạng NoC, cho phép đánh giá hiệu năng nhanh chóng dưới các kịch bản tải và cấu hình lỗi phức tạp. Điều này giúp nhanh chóng xác nhận ý tưởng và khả năng thích ứng của giải pháp trước khi đi vào chi tiết phần cứng.
    • Mô hình hóa mức chuyển dịch thanh ghi (Register Transfer Level - RTL) với VHDL: Để mô tả kiến trúc bộ định tuyến chi tiết, có thể tổng hợp thành mạch vật lý. Bước này là cần thiết để đảm bảo tính chính xác của thiết kế và khả năng thực thi trên chip, đồng thời cho phép đánh giá các thông số phần cứng thực tế hơn.
    • Tổng hợp và phân tích vật lý với Design Compiler (Synopsys) và thư viện CMOS 130nm (Global Foundry): Để chuyển đổi thiết kế RTL thành danh sách cổng logic (gate-level netlist) và ước tính chi phí không gian, công suất tiêu thụ và tần số hoạt động.
    • Rationale: Sự kết hợp này cho phép một luồng thiết kế toàn diện từ ý tưởng đến kiểm chứng khả thi, tận dụng ưu điểm của mỗi cấp độ mô tả: tốc độ ở cấp TLM, độ chính xác ở cấp RTL và tính thực tế ở cấp tổng hợp.
  • Multi-level design với levels clearly defined: Quá trình thiết kế và kiểm chứng được thực hiện ở ba cấp độ chính:
    • Mức hành vi/giao dịch (Behavioral/Transaction Level): Sử dụng SystemC để xây dựng nền tảng mô phỏng, tập trung vào luồng dữ liệu và logic điều khiển ở mức trừu tượng cao.
    • Mức chuyển dịch thanh ghi (RTL): Sử dụng VHDL để mô tả chi tiết các khối chức năng, thanh ghi, và logic kết nối bên trong bộ định tuyến, phản ánh cấu trúc phần cứng cụ thể.
    • Mức cổng logic (Gate Level): Sau khi tổng hợp thiết kế VHDL bằng Design Compiler, thu được danh sách các cổng logic cơ bản (AND, OR, NOT, Flip-Flop) theo công nghệ CMOS 130nm, từ đó đánh giá các thông số vật lý cuối cùng.
  • Sample size và selection criteria EXACT: Đối tượng nghiên cứu là mô hình NoC với cấu trúc liên kết dạng lưới hai chiều (2D-mesh).
    • Kích thước mạng: 4x4 (để đánh giá NoC cơ bản) và 5x5 (để đánh giá RNoC có lỗi) bộ định tuyến.
    • Các kịch bản lỗi: Các trường hợp bộ định tuyến bị cấm (lỗi) được mô phỏng tại các vị trí chiến lược:
      • Vị trí góc mạng (conner): Ảnh hưởng đến 2 hướng lân cận.
      • Vị trí biên mạng (border): Ảnh hưởng đến 3 hướng lân cận.
      • Vị trí bên trong mạng (inner): Ảnh hưởng đến 4 hướng lân cận.
    • Rationale: Việc lựa chọn các vị trí lỗi này cho phép khảo sát tác động của lỗi đến hiệu năng mạng ở các mức độ khác nhau và kiểm chứng tính hiệu quả của giải pháp cập nhật định tuyến trong các tình huống thực tế.

Quy trình nghiên cứu rigorous

  • Sampling strategy với inclusion/exclusion criteria: Đối với việc tạo tải tin (traffic generation) trong mô phỏng, các chiến lược phân bố cặp nguồn-đích bao gồm: phân bố lấy bù (complement) và tải đồng dạng (uniform load).
    • Inclusion criteria: Gói tin có kích thước từ 1 đến 256 flits. Tỷ lệ tải tin từ 1% đến 100%. Lỗi đơn lẻ (một bộ định tuyến bị cấm).
    • Exclusion criteria: Các kịch bản lỗi đa bộ định tuyến hoặc lỗi liên kết không được xét đến trong nghiên cứu này.
  • Data collection protocols với instruments described:
    • Mô phỏng hiệu năng (SystemC): Nền tảng mô phỏng tùy chỉnh bằng SystemC, được mô tả ở Chương 4, đóng vai trò là "instrument" chính. Các lõi IP trong mô phỏng được lập trình để tạo ra lưu lượng giao thông theo các phân bố và tốc độ tải xác định. Dữ liệu về thời điểm gửi flit tiêu đề và nhận flit cuối cùng được ghi lại để tính toán độ trễ truyền (latency). Tổng số flit được truyền qua mạng trong một khoảng thời gian nhất định được ghi lại để tính toán thông lượng mạng (throughput).
    • Mô phỏng chức năng (Modelsim): Sử dụng phần mềm Modelsim để mô phỏng và kiểm tra tính đúng đắn của thiết kế VHDL ở mức RTL, đảm bảo các máy trạng thái hữu hạn (FSM) và luồng dữ liệu hoạt động chính xác.
    • Tổng hợp phần cứng (Design Compiler): Phần mềm Design Compiler của Synopsys được sử dụng để tổng hợp thiết kế VHDL thành netlist cổng logic. Các báo cáo tổng hợp cung cấp dữ liệu về chi phí không gian (area cost) (µm² hoặc gates), công suất tiêu thụ (power consumption) (mW), và tần số hoạt động cực đại (maximum operating frequency) (MHz).
  • Triangulation (data/method/investigator/theory):
    • Data Triangulation: Sử dụng nhiều thông số hiệu năng (latency, throughput, area, power) để có cái nhìn toàn diện về giải pháp.
    • Method Triangulation: Kết hợp mô phỏng cấp cao (SystemC) với mô phỏng cấp thấp (VHDL) và tổng hợp vật lý. Kết quả từ SystemC được dùng để xác nhận xu hướng, trong khi kết quả từ VHDL/tổng hợp cung cấp chi tiết kỹ thuật.
    • Investigator Triangulation: Nghiên cứu được thực hiện dưới sự hướng dẫn của các giáo sư (PGS. Trần Xuân Tú, PGS. Ngô Diên Tập) và được phản biện bởi các chuyên gia (PGS.TS Hoàng Trang, TS. Nguyễn Ngọc Minh, TS. Nguyễn Vũ Thắng), cũng như được công bố trên các tạp chí/hội nghị khoa học, đảm bảo tính khách quan và chất lượng.
    • Theory Triangulation: Kết hợp các nguyên lý từ lý thuyết NoC, lý thuyết định tuyến (XY, Turn Model, WF), và kỹ thuật điều khiển luồng (Wormhole, Credit-based) để xây dựng giải pháp toàn diện.
  • Validity (construct/internal/external) và reliability (α values):
    • Construct Validity: Các thông số đo lường (latency, throughput) được định nghĩa rõ ràng và phù hợp với tiêu chuẩn đánh giá NoC trong nghiên cứu học thuật (biểu thức 4.1, 4.2, 4.3).
    • Internal Validity: Giải pháp cập nhật định tuyến được thiết kế để chỉ kích hoạt khi phát hiện lỗi, đảm bảo rằng sự thay đổi hiệu năng là do cơ chế tái cấu hình chứ không phải yếu tố ngẫu nhiên khác. Các FSM đảm bảo logic chuyển trạng thái là nhất quán.
    • External Validity: Mặc dù được đánh giá trên 2D-mesh cụ thể, luận án khẳng định "phương pháp có thể mở rộng cho mô hình mạng ba chiều (3D) hoặc/và các cấu trúc liên kết khác," cho thấy tiềm năng áp dụng rộng rãi hơn. So sánh với nhiều công trình quốc tế giúp đánh giá tính tổng quát của kết quả.
    • Reliability: Việc sử dụng các ngôn ngữ mô tả phần cứng chuẩn công nghiệp (VHDL, SystemC) và các công cụ mô phỏng/tổng hợp đáng tin cậy (Modelsim, Design Compiler) đảm bảo rằng kết quả có thể được tái tạo. Các máy trạng thái hữu hạn (FSM) được mô tả chi tiết cho từng khối chức năng (Hình 3.20, 3.21) cung cấp tính xác định cao cho hành vi của bộ định tuyến, tăng cường độ tin cậy.

Data và phân tích

  • Sample characteristics với demographics/statistics: Dữ liệu mô phỏng được thu thập từ các NoC 4x4 và 5x5.
    • Cấu trúc liên kết: 2D-mesh.
    • Kích thước gói tin: 1, 2, 4, 8, 16, 32, 64, 128, 256 flits.
    • Tỷ lệ tải tin: Từ 1% đến 100%.
    • Đặc điểm flit: 34 bit, với 2 bit trọng số cao đánh dấu flit tiêu đề, thân, cuối. Trường PTT có 18 bit trọng số thấp để định tuyến.
    • Đặc điểm bộ định tuyến: Kiến trúc 5 cổng vào/ra (Bắc, Đông, Nam, Tây, cục bộ) và thêm 1 cổng ảo RMport. Sử dụng 2 kênh ảo.
    • Tài nguyên bộ đệm: Tổng số 6 bộ đệm cho mỗi bộ định tuyến (1 bộ đệm/hướng), kích thước bộ đệm 2 flit, tổng kích thước 12 flit (Bảng 4.3).
  • Advanced techniques (SEM/multilevel/QCA etc.) với software:
    • Mô phỏng sự kiện rời rạc: Nền tảng SystemC cho phép mô phỏng sự kiện rời rạc, theo dõi từng flit qua mạng.
    • Phân tích hiệu năng định lượng: Tính toán độ trễ trung bình, thông lượng trung bình.
    • Tổng hợp logic: Sử dụng Design Compiler của Synopsys để tối ưu hóa thiết kế RTL và ánh xạ nó sang thư viện cổng logic chuẩn của CMOS 130nm Global Foundry.
    • Mô phỏng chức năng và thời gian: Modelsim được sử dụng để kiểm tra hoạt động chức năng và mô phỏng thời gian của thiết kế VHDL.
  • Robustness checks với alternative specifications:
    • Giải pháp được đánh giá với nhiều loại tải tin khác nhau (phân bố lấy bù, tải đồng dạng).
    • Khảo sát tác động của kích thước gói tin đa dạng (từ 1 flit đến 256 flits).
    • Đánh giá ở các vị trí lỗi khác nhau (góc, biên, bên trong mạng) để xác nhận khả năng thích ứng toàn diện của giải pháp.
  • Effect sizes và confidence intervals reported: Mặc dù không sử dụng p-values hoặc confidence intervals theo nghĩa thống kê chặt chẽ trong các kết quả biểu đồ, luận án trình bày rõ ràng effect sizes thông qua sự thay đổi định lượng của độ trễ và thông lượng dưới các điều kiện lỗi.
    • Latency: "độ trễ truyền của mạng ổn định khi tải mạng nhỏ hơn 50% và tăng nhanh khi tải tin phát vào mạng lớn hơn 50%... độ trễ truyền nhỏ nhất là 20 chu kỳ xung nhịp (clk) phù hợp với hoạt động đồng bộ phát từng flit... độ trễ truyền cực đại là 35 chu kỳ xung nhịp" (Hình 4.3). Trong trường hợp lỗi, độ trễ ổn định ở mức 12clk ở tải thấp, tăng nhanh hơn so với mạng không lỗi (Hình 4.6).
    • Throughput: "thông lượng mạng tăng tuyến tính theo giá trị tải tin đầu vào dưới 50%; và sau đó đạt ngưỡng bão hòa... giá trị bão hòa là 0,499flit/IPcore/clk" (Hình 4.3). Trong trường hợp lỗi bên trong mạng, thông lượng bão hòa "khi tải tin khoảng 20% ở giá trị 0,15% ÷ 0,20% (flit/IP/clk)" (Hình 4.7), cho thấy sự sụt giảm đáng kể khi lỗi ở vị trí trọng yếu.

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Khả năng duy trì truyền thông trong điều kiện lỗi: Giải pháp cập nhật định tuyến đề xuất cho phép mạng trên chip tiếp tục hoạt động và truyền thông tin một cách tin cậy ngay cả khi một bộ định tuyến bị cấm hoặc rời khỏi mạng. Bằng chứng: "Giải pháp cập nhật định tuyến cho phép thay đổi đường đi của thông tin linh hoạt để thích ứng với các thay đổi cấu hình mạng trên chip ngay cả khi hệ thống đang hoạt động." Kết quả mô phỏng (Hình 4.6 và 4.7) cho thấy mạng vẫn đạt được thông lượng và độ trễ chấp nhận được trong các kịch bản lỗi, ví dụ, thông lượng bão hòa ở 0.15-0.20 flit/IPcore/clk ngay cả khi có lỗi bên trong mạng.
  2. Ảnh hưởng của vị trí lỗi đến hiệu năng: Vị trí của bộ định tuyến bị cấm có tác động đáng kể đến hiệu năng truyền thông của mạng. Lỗi ở vị trí trung tâm (inner) gây ra tác động lớn nhất đến độ trễ và thông lượng, trong khi lỗi ở góc (corner) có ảnh hưởng nhỏ nhất. Bằng chứng: "Kết quả đánh giá cũng chỉ ra trường hợp ảnh hưởng lớn nhất của vị trí bộ định tuyến bị cấm là ở bên trong cấu trúc mạng (inner)." Hình 4.7 minh họa thông lượng giảm mạnh nhất khi lỗi là "inner", bão hòa sớm hơn (khoảng 20% tải) so với các trường hợp lỗi khác hoặc không lỗi (50% tải).
  3. Tối ưu hóa tài nguyên phần cứng: Kiến trúc bộ định tuyến RNoC đề xuất đạt được sự cân bằng tốt giữa khả năng tái cấu hình và chi phí phần cứng. Bằng chứng: Kết quả tổng hợp với công nghệ CMOS 130nm cho thấy chi phí không gian là 461345µm² (54359 gates) và công suất tiêu thụ 7.58mW (Bảng 3.2). So sánh này cho thấy nó hiệu quả hơn về không gian so với ReNoC [Stensgaard & Spars, 2008] (580000µm² trên 90nm) và tiết kiệm công suất hơn PRouter [Concatto et al., 2009] (7.58mW so với 9.34mW), đồng thời cung cấp khả năng tái cấu hình mà các giải pháp đó không có.
  4. Hiệu quả sử dụng bộ đệm vượt trội: Giải pháp đạt được thông lượng cao với việc sử dụng tài nguyên bộ đệm rất hiệu quả. Bằng chứng: Bảng 4.3 và Hình 4.10 chỉ ra rằng kiến trúc đề xuất chỉ sử dụng tổng kích thước bộ đệm là 12 flit, nhưng tỷ lệ thông lượng trên mỗi đơn vị bộ đệm là 0.0129, cao gần gấp đôi so với kiến trúc ViChar-8 (sử dụng 40 flit bộ đệm). Điều này cho thấy khả năng duy trì hiệu suất với tài nguyên hạn chế.
  5. New phenomena với concrete examples từ data: Luận án phát hiện hiện tượng "tăng tải mạng cục bộ" do các đường định tuyến đi vòng khi có lỗi. Điều này có thể dẫn đến tắc nghẽn cục bộ sớm hơn và làm giảm thông lượng tổng thể. Ví dụ cụ thể: "Khi vị trí bị cấm ở bên trong mạng, thông lượng bão hòa khi tải tin khoảng 20% ở giá trị 0,15% ÷ 0,20% (flit/IP/clk)" (Hình 4.7). Điều này đối lập với mạng bình thường, nơi thông lượng bão hòa ở tải 50%, cho thấy đường đi vòng tạo ra áp lực tải cục bộ mạnh hơn.
  6. Compare với prior research findings: Giải pháp của luận án cho thấy một sự cân bằng tốt hơn giữa hiệu năng và chi phí so với các nghiên cứu trước đây. Mặc dù thông lượng cao nhất không bằng ViChar [Nicopoulos et al., 2006], nhưng chi phí tài nguyên thấp hơn nhiều. Nó cải thiện khả năng chống lỗi so với các giải pháp định tuyến tĩnh thuần túy và đơn giản hơn các giải pháp thích nghi phức tạp như LBDR [Flich & Duato, 2008].

Implications đa chiều

  • Theoretical advances với contribution to 2+ theories: Luận án đóng góp vào lý thuyết Dimension Order Routing (DOR) bằng cách chứng minh khả năng mở rộng của nó để bao gồm khả năng chống lỗi phân tán thông qua cơ chế cập nhật định tuyến cục bộ, kết hợp nguyên lý từ Turn Model và West First algorithm. Nó cũng làm sâu sắc thêm lý thuyết về Reconfigurable Computing trong bối cảnh NoC, đặc biệt về các giải pháp tái cấu hình ở mức bộ định tuyến để thích ứng với môi trường động.
  • Methodological innovations applicable to other contexts: Nền tảng mô phỏng và đánh giá đa lớp sử dụng SystemC, VHDL và các công cụ tổng hợp (Design Compiler, Modelsim) là một đóng góp phương pháp luận đáng kể. Nó cung cấp một khung làm việc linh hoạt và mạnh mẽ để thiết kế, kiểm chứng và đánh giá các kiến trúc NoC/RNoC khác. Phương pháp này có thể áp dụng cho việc nghiên cứu các kiến trúc truyền thông khác trong các hệ thống tích hợp, không chỉ giới hạn trong lĩnh vực NoC.
  • Practical applications với specific recommendations:
    • Thiết kế SoC chống lỗi: Cho phép phát triển các SoC đáng tin cậy hơn cho các ứng dụng quan trọng, ví dụ như trong các hệ thống điều khiển công nghiệp, thiết bị y tế cấy ghép, hoặc hệ thống ô tô.
    • Tái sử dụng thiết kế hiệu quả: Kiến trúc bộ định tuyến tái cấu hình có thể được sử dụng trong một loạt các ứng dụng khác nhau, giảm chi phí NRE (Non-Recurring Engineering cost) và thời gian đưa sản phẩm ra thị trường, tạo ra sự mềm dẻo, linh hoạt trong thiết kế chip.
    • Quản lý tài nguyên động: Cung cấp cơ chế cho phép hệ thống tự điều chỉnh đường truyền để tối ưu hóa hiệu suất trong các điều kiện tải hoặc lỗi khác nhau mà không cần can thiệp thủ công.
  • Policy recommendations với implementation pathway:
    • Tiêu chuẩn hóa thiết kế RNoC: Đề xuất các tiêu chuẩn cho việc tích hợp khả năng tái cấu hình và chống lỗi vào các kiến trúc NoC trong tương lai để tăng cường độ tin cậy của các hệ thống vi mạch quốc gia.
    • Đầu tư vào công cụ phát triển: Khuyến nghị đầu tư vào các nền tảng thiết kế và mô phỏng đa lớp tương tự như đã phát triển trong luận án để thúc đẩy nghiên cứu và phát triển vi mạch tại Việt Nam.
    • Lộ trình triển khai: Khuyến khích các nhà sản xuất chip tích hợp các module chống lỗi và tái cấu hình ở cấp độ bộ định tuyến, thay vì chỉ dựa vào các giải pháp phần mềm hoặc cấp hệ thống.
  • Generalizability conditions clearly specified: Giải pháp này chủ yếu được phát triển và kiểm chứng trên NoC 2D-mesh với định tuyến tĩnh XY. Tuy nhiên, các nguyên lý cơ bản của việc cập nhật định tuyến cục bộ và kiến trúc RMport có thể được mở rộng và điều chỉnh cho các cấu trúc liên kết khác (ví dụ: 3D-mesh, Torus) và các giải thuật định tuyến tĩnh hoặc bán thích nghi khác. Việc mở rộng cho các kịch bản lỗi đa điểm hoặc lỗi liên kết phức tạp hơn sẽ cần nghiên cứu thêm.

Limitations và Future Research

3-4 specific limitations acknowledged

  1. Chưa thực thi trên vi mạch vật lý: Mặc dù kiến trúc bộ định tuyến đã được tổng hợp ở mức cổng logic bằng công nghệ CMOS 130nm và cho thấy tính khả thi, nhưng giải pháp đề xuất vẫn chưa được triển khai và kiểm chứng trên một vi mạch vật lý thực tế. "Với thời gian thực hiện đề tài không dài cho một định hướng nghiên cứu thiết kế vi mạch, giải pháp cập nhật định tuyến đã được đề xuất và xây dựng mô hình hoạt động và mô tả ở mức khả thi thông qua kết quả tổng hợp đánh giá đã được trình bày ở Mục 3.4, nhưng vẫn chưa được thực hiện trên vi mạch cụ thể."
  2. Giới hạn ở lỗi đơn lẻ của bộ định tuyến: Giải pháp hiện tại chủ yếu tập trung vào việc xử lý các trường hợp lỗi đơn lẻ của bộ định tuyến. "Giải pháp xử lý phân tán tại các bộ định tuyến chỉ có khả năng thích ứng các hoạt động truyền thông cho những vị trí lân cận của bộ định tuyến bị cấm." Khả năng xử lý các kịch bản lỗi phức tạp hơn như nhiều bộ định tuyến lỗi đồng thời, lỗi liên kết, hoặc lỗi vĩnh viễn/tạm thời khác nhau vẫn chưa được khám phá đầy đủ.
  3. Không có cơ chế cân bằng tải toàn mạng: Mặc dù cơ chế cập nhật định tuyến cục bộ giúp tránh lỗi, nó có thể tạo ra sự mất cân bằng tải tin cục bộ do các đường đi vòng. "Điều này có thể làm thay đổi tải tin cục bộ và ảnh hưởng đến khả năng cân bằng tải tin của toàn mạng." Giải pháp hiện tại thiếu một cơ chế điều khiển mức cao hơn để tối ưu hóa cân bằng tải tổng thể của mạng trong điều kiện lỗi.
  4. Đánh giá hạn chế ở các mô hình tải tin cụ thể: Mặc dù đã sử dụng nhiều mô hình tải tin (complement, uniform), các mô hình này vẫn là tổng quát và không phản ánh hoàn toàn đặc điểm truyền thông của tất cả các ứng dụng thực tế. Việc thiếu các mô hình tải tin chuyên biệt hơn (ví dụ: mô hình lưu lượng từ các ứng dụng đa phương tiện hoặc AI cụ thể) có thể giới hạn tính đại diện của kết quả.

Boundary conditions về context/sample/time

  • Context: Giải pháp được thiết kế cho các hệ thống SoC sử dụng kiến trúc NoC dạng lưới 2D-mesh, hoạt động với cơ chế điều chuyển Wormhole và điều khiển luồng Credit-based.
  • Sample: Các đánh giá hiệu năng chủ yếu được thực hiện trên các NoC 4x4 và 5x5.
  • Time: Nghiên cứu không xem xét các lỗi phát sinh theo thời gian (ví dụ: lão hóa linh kiện) mà tập trung vào các lỗi tĩnh hoặc lỗi được phát hiện sớm.

Future research agenda với 4-5 concrete directions

  1. Thực thi trên vi mạch vật lý và kiểm chứng chi tiết: Hướng phát triển quan trọng nhất là tổng hợp kiến trúc bộ định tuyến đề xuất vào một vi mạch thực tế (Application-Specific Integrated Circuit - ASIC) hoặc FPGA để kiểm chứng hiệu quả và các thông số hoạt động trong điều kiện vật lý, bao gồm cả khả năng chống lỗi thực tế.
  2. Tích hợp cơ chế điều khiển truyền thông mức cao hơn: Để tối ưu hóa cân bằng tải toàn mạng và thích ứng tốt hơn với các lỗi đa điểm, cần phát triển một cơ chế điều khiển truyền thông mức cao hơn, có thể là một lõi IP quản lý mạng hoặc một hệ điều hành trên chip, để điều phối hoạt động tái cấu hình cục bộ. "Một giải pháp kết hợp khả năng xử lý linh hoạt tại bộ định tuyến để thích ứng tức thời với sự thay đổi cấu hình mạng kết hợp với cơ chế điều khiển truyền thông ở mức cao hơn sẽ cho phép hệ thống hoạt động ổn định hơn và thu được nhiều kết quả khả quan." Bước đầu, một cơ chế theo dõi và cập nhật đường định tuyến đã được đề xuất [Nguyen et al., 2016 - C5].
  3. Mở rộng cho các cấu trúc liên kết và kịch bản lỗi phức tạp: Nghiên cứu có thể mở rộng giải pháp cập nhật định tuyến cho các cấu trúc liên kết NoC khác (ví dụ: 3D-mesh, Torus, Fat-Tree) và các kịch bản lỗi đa dạng hơn, bao gồm nhiều bộ định tuyến lỗi đồng thời, lỗi liên kết, hoặc các lỗi tạm thời.
  4. Tích hợp phát hiện lỗi (Built-In Self-Test - BIST): Kết hợp giải pháp tái cấu hình với các cơ chế tự kiểm tra lỗi (BIST) [Grecu et al., 2006; Kuiken et al., 2008] để tự động phát hiện và phản ứng với lỗi, nâng cao tính tự chủ của hệ thống.
  5. Phân tích bảo mật và khả năng chống tấn công: Trong bối cảnh các hệ thống SoC ngày càng nhạy cảm, nghiên cứu về khả năng bảo mật của NoC tái cấu hình, đặc biệt là khả năng chống lại các cuộc tấn công nhằm mục đích gây lỗi hoặc thay đổi cấu hình trái phép, là một hướng tiềm năng.

Methodological improvements suggested

  • Phát triển các mô hình tải tin dựa trên ứng dụng thực tế (application-specific traffic models) thay vì chỉ các mô hình tổng quát để đánh giá sát hơn với thực tiễn.
  • Tích hợp các công cụ phân tích thống kê nâng cao vào nền tảng đánh giá để cung cấp các chỉ số tin cậy (ví dụ: confidence intervals) cho các kết quả hiệu năng.

Theoretical extensions proposed

  • Xây dựng một khung lý thuyết tổng quát hơn cho "định tuyến tĩnh thích ứng cục bộ" (Locally Adaptive Static Routing) để cung cấp một nền tảng cho việc thiết kế các giải pháp chống lỗi NoC hiệu quả về chi phí.
  • Nghiên cứu sự tương tác giữa các cơ chế tái cấu hình ở các lớp giao thức khác nhau (ví dụ: tương tác giữa cập nhật định tuyến ở lớp mạng và quản lý tài nguyên ở lớp liên kết dữ liệu) để tạo ra các giải pháp RNoC mạnh mẽ hơn.

Tác động và ảnh hưởng

Luận án này mang lại những tác động và ảnh hưởng đáng kể trên nhiều khía cạnh, từ học thuật đến công nghiệp và xã hội.

  • Academic impact với potential citations estimate:

    • Nâng cao hiểu biết về RNoC: Cung cấp cái nhìn sâu sắc về cách kết hợp hiệu quả định tuyến tĩnh với khả năng tái cấu hình cục bộ để chống lỗi, mở ra hướng nghiên cứu mới về NoC lai (hybrid NoC).
    • Phương pháp luận mới: Nền tảng mô phỏng đa lớp là một đóng góp phương pháp luận quý giá, có thể được các nhà nghiên cứu khác tái sử dụng và mở rộng.
    • Tiềm năng trích dẫn: Dựa trên các công trình đã công bố trong các kỷ yếu hội nghị quốc tế (ICDV, ATC, ICICDT) và tạp chí chuyên ngành (JEC), luận án có tiềm năng tạo ra nhiều trích dẫn trong cộng đồng nghiên cứu NoC, kiến trúc máy tính và thiết kế vi mạch. Các bài báo [J1, J2, C1, C2, C3, C4] đã được xuất bản hoặc chấp nhận, cho thấy sự công nhận ban đầu của cộng đồng khoa học.

  • Industry transformation với specific sectors:

    • Điện tử tiêu dùng và Thiết bị IoT: Cho phép thiết kế các SoC cho điện thoại thông minh, thiết bị đeo tay, và các thiết bị IoT với độ tin cậy cao hơn, giảm thiểu rủi ro do lỗi sản xuất hoặc hỏng hóc trong quá trình sử dụng.
    • Hệ thống nhúng quan trọng: Ứng dụng trong các lĩnh vực yêu cầu độ an toàn cao như ô tô (hệ thống lái tự động), y tế (thiết bị cấy ghép, giám sát bệnh nhân), và hàng không vũ trụ, nơi lỗi phần cứng có thể gây hậu quả nghiêm trọng.
    • Trung tâm dữ liệu và điện toán hiệu năng cao (HPC): Cung cấp các kiến trúc NoC có khả năng phục hồi lỗi cho các chip xử lý đa lõi (many-core processors), tăng cường tính ổn định và thời gian hoạt động của các hệ thống máy chủ và HPC.

  • Policy influence với government levels:

    • Chính phủ: Có thể thông qua các cơ quan quản lý công nghệ, khuyến khích các nhà sản xuất chip tích hợp các công nghệ chống lỗi và tái cấu hình vào sản phẩm của họ, đặc biệt đối với các hệ thống cơ sở hạ tầng quan trọng hoặc các sản phẩm xuất khẩu cạnh tranh.
    • Chính sách nghiên cứu và phát triển: Hướng các chương trình tài trợ nghiên cứu quốc gia vào việc phát triển các giải pháp phần cứng tin cậy và linh hoạt, góp phần xây dựng năng lực công nghệ quốc gia trong lĩnh vực thiết kế vi mạch.

  • Societal benefits quantified where possible:

    • Tăng tuổi thọ sản phẩm: Các thiết bị điện tử có khả năng chống lỗi tốt hơn sẽ ít bị hỏng hóc, giảm thiểu rác thải điện tử và chi phí thay thế cho người tiêu dùng.
    • Cải thiện chất lượng dịch vụ: Các hệ thống điện tử đáng tin cậy hơn sẽ cung cấp các dịch vụ ổn định và liên tục hơn, ví dụ như trong y tế hoặc giao thông vận tải, nâng cao chất lượng cuộc sống.
    • Tiết kiệm chi phí: Giảm chi phí bảo hành, sửa chữa cho nhà sản xuất và người dùng cuối. Ví dụ, nếu giải pháp này giúp giảm 1% tỷ lệ lỗi sản phẩm trong một ngành công nghiệp trị giá hàng tỷ đô la, lợi ích kinh tế sẽ là đáng kể.

  • International relevance với global implications:

    • Giải pháp này có ý nghĩa toàn cầu trong bối cảnh các nhà sản xuất chip trên thế giới đang đối mặt với những thách thức tương tự về độ tin cậy và khả năng thích ứng của SoC khi kích thước bán dẫn ngày càng thu nhỏ.
    • Nó cung cấp một phương pháp tiếp cận khả thi và hiệu quả về chi phí cho các công ty thiết kế chip trên toàn cầu để tăng cường khả năng chống lỗi cho sản phẩm của họ, góp phần vào sự phát triển của một thế hệ thiết bị điện tử thông minh và đáng tin cậy hơn trên phạm vi quốc tế.

Đối tượng hưởng lợi

Luận án này mang lại lợi ích cụ thể cho nhiều đối tượng khác nhau trong hệ sinh thái nghiên cứu và công nghiệp vi mạch.

  • Doctoral researchers:
    • Specific research gaps: Luận án đã xác định và giải quyết một khoảng trống rõ ràng trong việc kết hợp hiệu quả định tuyến tĩnh và khả năng tái cấu hình chống lỗi. Điều này cung cấp một nền tảng vững chắc và các hướng nghiên cứu tiềm năng (ví dụ: mở rộng cho lỗi đa điểm, các cấu trúc liên kết khác) cho các nghiên cứu sinh tiến sĩ trong tương lai về NoC, RNoC, và các hệ thống chống lỗi.
    • Methodologies: Nền tảng mô phỏng đa lớp (SystemC, VHDL) và quy trình thiết kế từ cấp cao đến tổng hợp vật lý cung cấp một khung phương pháp luận mẫu mực, giúp các nghiên cứu sinh khác dễ dàng áp dụng và mở rộng cho các dự án của mình.
  • Senior academics:
    • Theoretical advances: Các đóng góp vào lý thuyết DOR thông qua cơ chế cập nhật định tuyến cục bộ cung cấp những hiểu biết mới về cách "làm mềm" tính tĩnh của các giải thuật định tuyến, mở ra các hướng thảo luận và nghiên cứu lý thuyết mới trong cộng đồng NoC.
    • Benchmarks: Các kết quả hiệu năng và chi phí phần cứng được so sánh với nhiều công trình quốc tế, cung cấp dữ liệu tham khảo và tiêu chuẩn mới cho việc đánh giá các giải pháp RNoC trong tương lai.
  • Industry R&D:
    • Practical applications: Kiến trúc bộ định tuyến tái cấu hình và giải pháp cập nhật định tuyến có thể được tích hợp trực tiếp vào quy trình thiết kế SoC của các công ty. Điều này giúp họ giảm rủi ro lỗi sản xuất, tăng độ tin cậy của sản phẩm, và mở rộng phạm vi ứng dụng của một thiết kế chip.
    • Cost-effective solutions: Giải pháp đề xuất mang lại khả năng chống lỗi với chi phí tài nguyên phần cứng cạnh tranh (diện tích, công suất thấp), giúp các công ty tối ưu hóa chi phí sản xuất và tăng lợi thế cạnh tranh trên thị trường.
    • Faster time-to-market: Khả năng tái sử dụng thiết kế và thích ứng với các yêu cầu ứng dụng khác nhau giúp rút ngắn chu kỳ phát triển sản phẩm.
  • Policy makers:
    • Evidence-based recommendations: Các kết quả định lượng về hiệu năng và chi phí cung cấp bằng chứng cụ thể để hỗ trợ các quyết định chính sách liên quan đến đầu tư vào nghiên cứu và phát triển vi mạch, đặc biệt là trong lĩnh vực điện tử đáng tin cậy và thông minh.
    • Thúc đẩy công nghiệp chip quốc gia: Việc hỗ trợ các nghiên cứu như thế này có thể giúp các chính phủ phát triển năng lực nội bộ trong thiết kế chip tiên tiến, giảm sự phụ thuộc vào công nghệ nước ngoài và tạo ra các sản phẩm công nghệ cao "made in Vietnam".

Quantify benefits where possible:

  • Giảm công suất tiêu thụ: Bộ định tuyến đề xuất tiêu thụ 7.58mW, thấp hơn 19% so với PRouter [Concatto et al., 2009] (9.34mW), có thể kéo dài tuổi thọ pin cho thiết bị di động.
  • Hiệu quả sử dụng bộ đệm: Tỷ lệ thông lượng trên mỗi đơn vị bộ đệm là 0.0129, cao gần gấp đôi so với ViChar-8, cho phép đạt hiệu suất tương đương với ít tài nguyên hơn.
  • Giảm chi phí không gian: So với ReNoC [Stensgaard & Spars, 2008], kiến trúc đề xuất giảm chi phí không gian thực thi đáng kể (461345µm² trên 130nm so với 580000µm² trên 90nm), trực tiếp giảm chi phí sản xuất chip.

Câu hỏi chuyên sâu

  1. Theoretical contribution độc đáo nhất (name theory extended): Đóng góp lý thuyết độc đáo nhất là việc mở rộng giải thuật định tuyến tĩnh XY [Glass & Ni, 1992] bằng cách tích hợp một cơ chế cập nhật định tuyến phân tán cục bộ tại bộ định tuyến. Thay vì thay thế XY bằng một giải thuật thích nghi phức tạp, luận án giới thiệu một cách tiếp cận "lai" hiệu quả. Cụ thể, khi một bộ định tuyến bị cấm, cơ chế cập nhật định tuyến tại bộ định tuyến liền trước sẽ tạo ra một đường đi vòng, kế thừa các nguyên lý tránh góc rẽ từ Turn Model, đặc biệt là các quy tắc cấm rẽ từ giải thuật Phía Tây trước (West First - WF algorithm). Điều này cho phép mạng giữ được ưu điểm về đơn giản và hiệu quả của định tuyến tĩnh cho các giao tác không bị ảnh hưởng, đồng thời có khả năng phục hồi lỗi cục bộ tức thời, đảm bảo tính không khóa chết. Luận án chứng minh rằng định tuyến tĩnh có thể thích ứng một cách cục bộ mà không cần chuyển sang một mô hình định tuyến thích nghi toàn diện và tốn kém tài nguyên.

  2. Methodology innovation (compare với 2+ prior studies): Đổi mới về phương pháp luận là việc phát triển một nền tảng mô phỏng và đánh giá đa lớp toàn diện, tích hợp SystemC cho mô hình hóa mức giao dịch (TLM) và đánh giá hiệu năng nhanh, VHDL cho mô hình hóa mức RTL chi tiết và kiểm chứng chức năng, cùng với các công cụ tổng hợp vi mạch công nghiệp như Design Compiler của Synopsys và thư viện CMOS 130nm của Global Foundry.

    • So sánh với ReNoC (Stensgaard & Spars, 2008, 2011): ReNoC chủ yếu tập trung vào thiết kế kiến trúc và đánh giá thực thi trên FPGA. Mặc dù có các công cụ cấu hình, nhưng không mô tả một nền tảng mô phỏng đa lớp linh hoạt từ TLM đến RTL và tổng hợp ASIC như luận án này, vốn cho phép đánh giá toàn diện hơn về hiệu năng và chi phí phần cứng.
    • So sánh với ViChar (Nicopoulos et al., 2006): ViChar tập trung vào kiến trúc bộ đệm và tối ưu hiệu năng, sử dụng các công cụ mô phỏng riêng biệt. Luận án này cung cấp một framework thống nhất hơn, từ việc phát triển IP đánh giá đến phân tích kết quả, linh hoạt cho cả NoC thông thường và RNoC với các kịch bản lỗi đa dạng. Sự tích hợp chặt chẽ các công cụ thiết kế vi mạch chuyên dụng trong một quy trình thống nhất là một lợi thế.
    • Sự khác biệt: Nền tảng này cho phép một luồng thiết kế liền mạch từ các ý tưởng trừu tượng cấp cao đến các ước tính phần cứng chi tiết, giảm thiểu rủi ro và tăng tốc độ phát triển, đồng thời cung cấp khả năng đánh giá khách quan và linh hoạt với các tham số cấu hình đa dạng.

  3. Most surprising finding (với data support): Phát hiện đáng ngạc nhiên nhất là sự giảm thông lượng đáng kể và ngưỡng bão hòa sớm hơn khi bộ định tuyến bị cấm nằm ở vị trí bên trong mạng (inner case), so với các vị trí góc (corner) hoặc biên (border). Bằng chứng: Hình 4.7 chỉ ra rằng khi bộ định tuyến bị cấm ở vị trí "inner", thông lượng mạng bão hòa khi tải tin chỉ khoảng 20% (đạt giá trị 0.15% ÷ 0.20% flit/IP/clk), trong khi ở trạng thái "normal" (không lỗi), thông lượng bão hòa ở mức tải 50% (đạt giá trị 0.499 flit/IPcore/clk). Điều này cho thấy rằng mặc dù giải pháp cập nhật định tuyến cho phép mạng tiếp tục hoạt động, nhưng các đường đi vòng tránh lỗi ở vị trí trung tâm sẽ tạo ra sự gia tăng đáng kể về tải mạng cục bộ và tắc nghẽn, ảnh hưởng mạnh mẽ hơn nhiều so với các lỗi ở rìa mạng. Điều này nhấn mạnh tầm quan trọng của việc xem xét vị trí lỗi và tác động lan truyền của nó trong thiết kế RNoC.

  4. Replication protocol provided? Có, luận án cung cấp một giao thức tái tạo (replication protocol) thông qua mô tả chi tiết về phương pháp nghiên cứu.

    • Mô tả kiến trúc: Kiến trúc bộ định tuyến được mô tả chi tiết ở mức RTL bằng VHDL, bao gồm các khối cổng vào/ra, RMport, và các máy trạng thái hữu hạn (FSM) cho từng khối (Hình 3.13, 3.15, 3.17, 3.20, 3.21).
    • Nền tảng mô phỏng: Nền tảng mô phỏng SystemC được mô tả với các thành phần chính (NoC, IP đánh giá, khối đánh giá) và cách thức tạo tải tin, thu thập dữ liệu (Hình 4.1, 4.2).
    • Thông số cấu hình: Các bảng chi tiết (Bảng 4.1, 4.2, 4.3) liệt kê các tham số cấu hình mạng và mô phỏng (cấu trúc liên kết, cơ chế điều khiển luồng, định tuyến, mô hình tải tin, kích thước gói tin, tỷ lệ tải tin, số bộ định tuyến bị cấm).
    • Công cụ: Nêu rõ các phần mềm và công nghệ sử dụng (SystemC, VHDL, Modelsim, Design Compiler, CMOS 130nm của Global Foundry).
    • Quy trình: "Quy trình nghiên cứu, thiết kế và thực hiện vi mạch số" được trình bày trong Hình 3.22, cung cấp các bước tuần tự để tái tạo nghiên cứu. Sự minh bạch và chi tiết này cho phép các nhà nghiên cứu khác với kiến thức và công cụ phù hợp có thể tái tạo các kết quả chính của luận án.

  5. 10-year research agenda outlined? Mặc dù không trình bày một "chương trình nghiên cứu 10 năm" cụ thể, luận án đã phác thảo một lộ trình phát triển tương lai rõ ràng và đầy tham vọng, có thể kéo dài hơn một thập kỷ. Các hướng phát triển này bao gồm:

    1. Thực thi và kiểm chứng vật lý: Chuyển đổi thiết kế tổng hợp sang vi mạch thực tế (ASIC) để kiểm chứng hiệu quả trong điều kiện thực tế.
    2. Tích hợp cơ chế điều khiển mức cao: Phát triển các hệ thống quản lý mạng (ví dụ: lõi IP điều hành, hệ điều hành NoC) để tối ưu hóa cân bằng tải toàn mạng và xử lý lỗi đa điểm, dựa trên cơ chế theo dõi và cập nhật định tuyến ban đầu đã được đề xuất [Nguyen et al., 2016 - C5].
    3. Mở rộng cho các cấu trúc liên kết và lỗi phức tạp: Mở rộng giải pháp cho NoC 3D-mesh, các cấu trúc liên kết không đều, và các kịch bản lỗi đa dạng (nhiều lỗi đồng thời, lỗi liên kết).
    4. Kết hợp BIST và khả năng tự phục hồi: Tích hợp các cơ chế tự kiểm tra lỗi (BIST) để NoC có khả năng tự động phát hiện, chẩn đoán và phục hồi từ lỗi mà không cần can thiệp bên ngoài.
    5. Nghiên cứu về bảo mật RNoC: Khám phá các khía cạnh bảo mật của RNoC, bao gồm cách các cơ chế tái cấu hình có thể được tận dụng để chống lại các cuộc tấn công phần cứng hoặc cách đảm bảo tính toàn vẹn của quá trình tái cấu hình. Những hướng này hình thành một agenda nghiên cứu mở rộng, không chỉ giải quyết các hạn chế hiện tại mà còn khai phá các tiềm năng mới của RNoC.

Kết luận

Luận án này đã giải quyết thành công bài toán cốt lõi về khả năng thích ứng của mạng trên chip (NoC) trong bối cảnh các hệ thống tích hợp phức tạp (SoC) phải đối mặt với các lỗi phần cứng và yêu cầu ứng dụng thay đổi. Thông qua nghiên cứu chuyên sâu, luận án đã đạt được những đóng góp cụ thể và đáng kể:

  1. Đề xuất giải pháp cập nhật định tuyến tái cấu hình: Giới thiệu một giải pháp cập nhật thông tin định tuyến phân tán cho NoC 2D-mesh, cho phép thích ứng linh hoạt với các thay đổi cấu hình do bộ định tuyến rời khỏi mạng. Giải pháp này kết hợp hiệu quả của định tuyến tĩnh XY với khả năng phục hồi lỗi cục bộ.
  2. Phát triển kiến trúc bộ định tuyến tái cấu hình độc đáo: Thiết kế một kiến trúc bộ định tuyến có khả năng tái cấu hình với cổng ảo RMport, được mô hình hóa bằng VHDL ở mức RTL và tổng hợp với công nghệ CMOS 130nm của Global Foundry. Kiến trúc này đạt được hiệu quả về chi phí không gian (461345µm²) và công suất tiêu thụ thấp (7.58mW), cạnh tranh so với các nghiên cứu tiên tiến khác [J1].
  3. Xây dựng nền tảng mô phỏng và đánh giá đa lớp: Phát triển một nền tảng mô hình hóa, mô phỏng đa lớp sử dụng SystemC, VHDL và các công cụ công nghiệp. Nền tảng này cho phép đánh giá nhanh và khách quan hiệu năng truyền thông của cả NoC thông thường và RNoC dưới nhiều kịch bản tải và cấu hình lỗi khác nhau [C2, C3].
  4. Chứng minh khả năng chống lỗi và hiệu suất vượt trội: Các kết quả mô phỏng và tổng hợp khẳng định khả năng duy trì hoạt động truyền thông tin cậy trong điều kiện có lỗi. Luận án đã chỉ ra rằng ngay cả trong trường hợp lỗi ở vị trí bên trong mạng, thông lượng vẫn duy trì ở mức chấp nhận được, và giải pháp đạt được tỷ lệ thông lượng trên bộ đệm cao hơn nhiều so với các kiến trúc đối thủ.
  5. Mở rộng lý thuyết định tuyến tĩnh: Luận án mở rộng lý thuyết của Dimension Order Routing (DOR) và XY routing algorithm bằng cách chứng minh rằng định tuyến tĩnh có thể được tăng cường khả năng thích ứng cục bộ thông qua các cơ chế cập nhật phân tán, sử dụng nguyên lý từ Turn Model và West First algorithm.

Những đóng góp này đại diện cho một sự tiến bộ mô hình (paradigm advancement) từ NoC tĩnh sang NoC tĩnh có khả năng thích ứng cục bộ. Nó mở ra ít nhất ba luồng nghiên cứu mới:

  • Phát triển các cơ chế điều khiển mức cao hơn để tối ưu hóa cân bằng tải trong RNoC.
  • Mở rộng giải pháp cập nhật định tuyến cho các cấu trúc liên kết và kịch bản lỗi đa dạng hơn.
  • Tích hợp các cơ chế tự kiểm tra lỗi và tự phục hồi vào kiến trúc RNoC.

Với những kết quả định lượng đã được công bố trên các tạp chí và hội nghị quốc tế uy tín [J1, J2, C1, C2, C3, C4], luận án này có liên quan toàn cầu trong việc giải quyết các thách thức về độ tin cậy và linh hoạt của các hệ thống SoC hiện đại. Di sản của nghiên cứu này là một giải pháp thiết kế RNoC hiệu quả, một nền tảng đánh giá mạnh mẽ, và một lộ trình rõ ràng cho các nghiên cứu trong tương lai, góp phần vào sự phát triển bền vững của ngành công nghiệp vi mạch.