Tổng quan về luận án

Sự bùng nổ của các hệ sinh thái truyền thông vô tuyến thế hệ mới (5G, 5G-Advanced và định hướng 6G) cùng với mạng lưới Internet vạn vật (IoT), tự động hóa công nghiệp và các ứng dụng trí tuệ nhân tạo (AI) phân tán đang tạo ra áp lực chưa từng có lên hạ tầng viễn thông. Để đáp ứng các chỉ tiêu khắt khe về tốc độ dữ liệu cực đại (lên tới 10 Gbps), độ trễ truyền dẫn siêu thấp ($< 1\text{ ms}$) và mật độ kết nối khổng lồ ($10^6\text{ thiết bị/km}^2$), công nghệ đa anten phát - đa anten thu (MIMO: Multiple-Input Multiple-Output) kết hợp ghép kênh phân chia theo không gian (SDM: Spatial Division Multiplexing) đã trở thành trụ cột kiến trúc cốt lõi. Tuy nhiên, khi hệ thống nâng cao tần số sóng mang lên các băng tần milimet (mmWave từ 24 GHz đến 60 GHz) để mở rộng băng thông, suy hao đường truyền theo định luật Friis tăng theo bình phương tần số, làm thu hẹp nghiêm trọng vùng phủ sóng và tăng xác suất xuất hiện vùng lõm tín hiệu do hiện tượng pha-đinh đa đường chọn lọc tần số. Nhằm khắc phục hạn chế vật lý này, việc triển khai các trạm chuyển tiếp vô tuyến (RS: Relay Station) trong mô hình kênh chuyển tiếp hai chiều (TWRC: Two-Way Relay Channel) kết hợp mã hóa mạng lớp vật lý (PNC: Physical Layer Network Coding) được chứng minh là giải pháp đột phá, giúp gia tăng 100% thông lượng hệ thống so với kỹ thuật chuyển tiếp truyền thống không mã hóa mạng (N-NC) và tăng 33,33% đến 50% so với mã hóa mạng thông thường (NC).

Mặc dù có tiềm năng lý thuyết vượt trội, nút thắt công nghệ cốt tử của hệ thống TWRC-MIMO-PNC nằm ở độ phức tạp thuật toán và khả năng hiện thực hóa phần cứng của bộ tách và xử lý tín hiệu tại trạm chuyển tiếp. Tại trạm chuyển tiếp nhận tín hiệu xếp chồng từ nhiều nguồn, thuật toán tối ưu Hợp lệ cực đại (ML: Maximum Likelihood) có độ phức tạp tính toán tăng theo hàm mũ của bậc điều chế và số lượng anten ($\mathcal{O}(M^{2N})$), hoàn toàn bất khả thi cho các ứng dụng thời gian thực. Ngược lại, các thuật toán tách tuyến tính như Cưỡng bức về không (ZF: Zero Forcing) và Sai số bình phương trung bình nhỏ nhất (MMSE: Minimum Mean Square Error) tuy có độ phức tạp thấp nhưng gây khuếch đại tạp âm trầm trọng, dẫn đến phẩm chất tỷ lệ lỗi bit (BER: Bit Error Rate) suy giảm nghiêm trọng và không thể áp dụng cho các sơ đồ điều chế biên độ cầu phương đa mức (QAM: Quadrature Amplitude Modulation) kết hợp PNC. Thuật toán giải mã cầu kinh điển (SD: Sphere Decoding) tuy đạt phẩm chất BER tiệm cận ML nhưng lại có thời gian duyệt cây tìm kiếm ngẫu nhiên, số lượng phép tính biến thiên theo điều kiện kênh truyền và tỷ số tín trên tạp (SNR: Signal-to-Noise Ratio), phá vỡ tính tất định (determinism) cần thiết cho thiết kế vi mạch tích hợp (FPGA/ASIC).

Trước khoảng trống nghiên cứu sâu sắc giữa lý thuyết giải mã cận tối ưu và năng lực thực thi phần cứng thực tế, luận án tiến sĩ kỹ thuật "Nghiên cứu tách tín hiệu giải mã cầu định hướng thực thi trên FPGA cho hệ thống chuyển tiếp vô tuyến MIMO hai chiều" của NCS Nguyễn Minh Thường (2024), dưới sự hướng dẫn của GS. Trần Xuân Nam và TS. Ngô Vũ Đức tại Viện Khoa học và Công nghệ Quân sự (Viện KH-CNQS), đã giải quyết triệt để bài toán này. Luận án đặt ra 02 câu hỏi nghiên cứu trung tâm:

  1. RQ1: Làm thế nào để loại bỏ tính bất định trong thời gian tính toán của giải mã cầu trong khi vẫn duy trì phẩm chất BER tiệm cận giải mã tối ưu ML cho hệ thống MIMO điểm-điểm và TWRC-MIMO?
  2. RQ2: Cấu trúc kiến trúc phần cứng chuyên dụng trên FPGA nào cho phép xử lý song song, đồng bộ luồng dữ liệu (pipelining) với tài nguyên cổng logic tối thiểu mà vẫn đảm bảo thông lượng gigabit cho trạm chuyển tiếp vô tuyến?

Để kiểm chứng, luận án thiết lập 02 giả thuyết nghiên cứu chính:

  • H1: Phân bố xác suất của các điểm nút hợp lệ trên cây tìm kiếm của giải mã cầu tuân theo quy luật thống kê bất đối xứng giữa các mức giải mã; do đó, việc áp dụng ngưỡng cắt lọc động dựa trên hàm phân phối tích lũy (CDF: Cumulative Distribution Function) đạt độ tin cậy 99,999% sẽ cố định được không gian tìm kiếm mà không làm suy giảm phẩm chất BER.
  • H2: Tích hợp phân rã giá trị thực (RVD: Real-valued Decomposition), phân tích QR (QRD) và cơ chế sắp xếp cục bộ (Local Sorting) trong thuật toán tách tín hiệu K-Best biến đổi (V-KBD) và giải mã cầu lai nâng cao (EHSD) sẽ giảm độ phức tạp tính toán từ 3 đến 40 lần so với SD truyền thống, cho phép thực thi trực tiếp trên các dòng vi mạch FPGA thương mại với độ trễ cố định.

Phạm vi nghiên cứu bao quát các hệ thống MIMO cấu hình $4 \times 4$, $6 \times 6$, $8 \times 8$ sử dụng điều chế 16-QAM trên kênh truyền pha-đinh Rayleigh phẳng, được kiểm chứng toàn diện qua $1.000.000$ vòng lặp mô phỏng Monte Carlo ($1.000$ phiên truyền trên mỗi điểm SNR) trên MATLAB và tổng hợp phần cứng Register-Transfer Level (RTL) trên phần mềm Xilinx Vivado.

Literature Review và Positioning

Nghiên cứu về tách tín hiệu trong hệ thống thông tin vô tuyến MIMO và kênh chuyển tiếp hai chiều đã trải qua nhiều giai đoạn phát triển với bốn dòng tư tưởng học thuật chính:

Dòng nghiên cứu thứ nhất tập trung vào các giải pháp tách tín hiệu tuyến tính và bán tuyến tính. Hiep et al. (2013) và Thien et al. (2016) đề xuất sơ đồ tách tín hiệu ZF/MMSE kết hợp tính toán tỷ số hợp lệ Logarit (LLR) cho trạm chuyển tiếp hai chiều. Mặc dù kiến trúc phần cứng trên FPGA của Thien et al. có độ phức tạp thấp, giải pháp này bộc lộ giới hạn nghiêm trọng: chỉ áp dụng được cho hệ thống anten nhỏ ($2 \times 2$) với điều chế cơ bản BPSK (Binary Phase Shift Keying), hoàn toàn thất bại khi mở rộng sang các hệ thống MIMO bậc cao sử dụng điều chế đa mức 16-QAM/64-QAM do mất tính đơn ánh trong phép ánh xạ XOR lớp vật lý. Hơn nữa, hiện tượng "đảo ma trận kênh truyền" trong ZF/MMSE gây ra tổn thất SNR từ 6 dB đến 10 dB so với giới hạn ML lý thuyết.

Dòng nghiên cứu thứ hai khai thác các bộ tách phi tuyến kinh điển như V-BLAST (Foschini, 1996; Wolniansky et al., 1998) và khử nhiễu liên tiếp (SIC). Zhang et al. (2013) áp dụng V-BLAST cho mô hình TWRC-MIMO $2 \times 2$ điều chế QPSK. Tuy nhiên, V-BLAST phải đối mặt với hiện tượng lan truyền lỗi (error propagation): nếu tín hiệu tại tầng đầu tiên bị ước lượng sai, sai số sẽ khuếch đại không thể kiểm soát ở các tầng tiếp theo, dẫn đến mức sàn lỗi (error floor) tại vùng SNR cao.

Dòng nghiên cứu thứ ba tập trung vào thuật toán Giải mã cầu (Sphere Decoding - SD) bắt nguồn từ bài toán tìm kiếm vectơ ngắn nhất trong dàn mạng tinh thể (Lattice Theory) của Fincke & Pohst (1985), được Viterbo & Boutros (1999), Hassibi & Vikalo (2005) chuyển hóa thành công cụ giải mã MIMO tối ưu. Thuật toán SD giới hạn không gian tìm kiếm trong một siêu cầu bán kính $r_{sph}$ quanh vectơ tín hiệu nhận được: $$\hat{\mathbf{x}}{SD} = \arg\min{\mathbf{x} \in \mathcal{S}} |\mathbf{y} - \mathbf{H}\mathbf{x}|^2 \quad \text{với } \mathcal{S} = {\mathbf{x} \in \Omega^{N_T} : |\mathbf{y} - \mathbf{H}\mathbf{x}| \le r_{sph}}$$ Tuy nhiên, cuộc tranh luận học thuật lớn xuất hiện giữa hai chiến lược tìm kiếm:

  • Tìm kiếm theo chiều sâu (DFS-SD): Có yêu cầu bộ nhớ thấp nhưng độ trễ phụ thuộc ngẫu nhiên vào bán kính $r_{sph}$ và nhiễu kênh truyền. Khi kênh truyền xấu hoặc SNR thấp, số lượng nút duyệt tăng vọt, đưa độ phức tạp về ngang bằng giải mã ML vét cạn.
  • Tìm kiếm theo chiều rộng (BFS-SD): Khắc phục được tính tuần tự của DFS nhưng đòi hỏi bộ nhớ lưu trữ danh sách ứng viên bùng nổ theo cấp số nhân tại các tầng giữa của cây tìm kiếm.

Dòng nghiên cứu thứ tư hướng tới việc cố định hóa độ phức tạp giải mã trên phần cứng, tiêu biểu là thuật toán Giải mã cầu độ phức tạp cố định (FSD: Fixed-Complexity Sphere Decoder) của Barbero & Thompson (2008) và thuật toán K-Best của Guo & Nilsson (2006), Wong et al. (2002). FSD áp dụng phương pháp vét cạn hoàn toàn tại các tầng trên và chỉ giữ lại đúng 1 nút tốt nhất cho mỗi nhánh ở các tầng dưới. Cách tiếp cận này bộc lộ nhược điểm cấu trúc: việc cố định duy nhất một nút tại các tầng dưới thường xuyên loại bỏ sớm các nhánh chứa nghiệm tối ưu toàn cục, làm suy giảm BER nghiêm trọng khi kích thước ma trận tăng lên $4 \times 4$ hoặc $8 \times 8$. Ngược lại, thuật toán K-Best truyền thống áp dụng một hệ số $K$ đồng nhất cho toàn bộ các tầng cây tìm kiếm, gây lãng phí tài nguyên tính toán tại các tầng trên cùng (nơi số lượng nhánh thực tế nhỏ hơn $K$) và gây tắc nghẽn, thiếu hụt ứng viên tại các tầng giữa (nơi tập trung mật độ nút hợp lệ cao nhất).

So sánh với các nghiên cứu quốc tế đương đại, luận án định vị tại điểm giao thoa giữa xử lý tín hiệu lý thuyết và kiến trúc vi mạch VLSI. Trong khi công trình của Yang et al. (2017) về tiền mã hóa căn chỉnh hướng trị riêng (EDA: Eigen-Direction Alignment) cho PNC chỉ dừng lại ở mô phỏng toán học, và công trình phần cứng của Barbero & Thompson (2008) bị khóa cứng trong cấu hình FSD kém linh hoạt, luận án của NCS Nguyễn Minh Thường đã mở ra một hướng tiếp cận hoàn toàn mới: Giải mã cầu với hệ số ứng viên biến đổi theo phân bố xác suất thực tế của các tầng cây tìm kiếm.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng nền tảng lý thuyết giải mã dàn mạng tinh thể (Lattice Decoding Theory) và lý thuyết thông tin mạng chuyển tiếp hai chiều thông qua các đóng góp đột phá sau:

  1. Thiết lập quy luật phân bố thống kê của các điểm nút hợp lệ: Bằng việc phân tích sâu sắc kỳ vọng $\mathbb{E}[N_{valid}]$ và phương sai $\text{Var}[N_{valid}]$ của số lượng nút nằm trong siêu cầu tìm kiếm trên từng tầng giải mã của cây tìm kiếm BFS, luận án chứng minh rằng mật độ nút không phân bố đều mà tập trung cao độ tại các tầng trung gian ($m = 3, 4$ đối với hệ thống $4 \times 4$ 16-QAM). Luận án đề xuất tiêu chuẩn ngưỡng cắt lọc thống kê: $$\Pr(N_{valid}^{(m)} \le K_m) \ge 1 - 10^{-5} = 99,999%$$ Mô hình toán học này cung cấp cơ sở lý thuyết chuẩn xác để xác định vectơ cấu hình tối ưu $\mathbf{K} = [K_1, K_2, \dots, K_{2N}]$, phá vỡ định kiến truyền thống về việc phải duy trì $K$ cố định hoặc phải vét cạn toàn bộ không gian con.

  2. Mô hình hóa toán học cho thuật toán EHSD (Enhanced Hybrid Sphere Decoding): EHSD kết hợp ưu thế vét cạn có kiểm soát tại các mức nhạy cảm nhất với kỹ thuật cắt tỉa nhánh động dựa trên bán kính cầu $r_{sph}$, xác lập biên trên xác suất lỗi cặp (PEP: Pairwise Error Probability) tiệm cận hoàn hảo với bộ giải mã ML nhưng có cận trên khối lượng tính toán hữu hạn: $$\mathcal{O}{EHSD} \ll \mathcal{O}{ML} = M^{N_T}$$

  3. Thiết lập cơ chế tách tín hiệu V-KBD (Variable K-Best Detection) cho TWRC-PNC: Luận án mở rộng không gian trạng thái giải mã tại trạm chuyển tiếp hai chiều bằng cách tích hợp trực tiếp phép toán đại số mạng lớp vật lý vào hàm mục tiêu khoảng cách Euclid từng phần (PED: Partial Euclidean Distance). Nhờ đó, trạm chuyển tiếp có thể ước lượng đồng thời hai vectơ phát $\hat{\mathbf{s}}^{(1)}$ và $\hat{\mathbf{s}}^{(2)}$ từ tín hiệu chồng lấn $\mathbf{y} = \mathbf{H}^{(1)}\mathbf{x}^{(1)} + \mathbf{H}^{(2)}\mathbf{x}^{(2)} + \mathbf{n}$, sau đó thực hiện phép toán XOR nhị phân $\mathbf{s}^{(r)} = \hat{\mathbf{s}}^{(1)} \oplus \hat{\mathbf{s}}^{(2)}$ trước khi phát quảng bá ở khe thời gian thứ hai, đảm bảo bảo toàn thông tin toàn vẹn.

Khung phân tích độc đáo

Khung phân tích của luận án được xây dựng dựa trên sự hợp nhất chặt chẽ giữa 03 trụ cột lý thuyết:

  • Lý thuyết Dàn và Phân tích Ma trận Số thực: Áp dụng phép biến đổi Phân rã giá trị thực (RVD) để chuyển đổi bài toán phức $\mathbb{C}^{N_R \times N_T}$ thành bài toán thực $\mathbb{R}^{2N_R \times 2N_T}$: $$\begin{bmatrix} \Re(\mathbf{y}) \ \Im(\mathbf{y}) \end{bmatrix} = \begin{bmatrix} \Re(\mathbf{H}) & -\Im(\mathbf{H}) \ \Im(\mathbf{H}) & \Re(\mathbf{H}) \end{bmatrix} \begin{bmatrix} \Re(\mathbf{x}) \ \Im(\mathbf{x}) \end{bmatrix} + \begin{bmatrix} \Re(\mathbf{n}) \ \Im(\mathbf{n}) \end{bmatrix}$$ Kỹ thuật này chuyển đổi chòm sao 16-QAM phức tạp thành hai thành phần PAM-4 số thực $\mathcal{S}_r \in {-3, -1, +1, +3}$, biến các phép nhân phức thành các phép nhân - cộng số thực đơn giản, tương thích tối đa với cấu trúc DSP Slice trên FPGA.

  • Đại số Mã hóa mạng lớp vật lý (PNC): Tận dụng tính chất cộng tuyến tính của môi trường truyền sóng điện từ để thực hiện giải mã tổng hợp, giảm một nửa số khe thời gian trao đổi thông tin từ 4 khe (N-NC) xuống 2 khe (PNC).

  • Lý thuyết Kiến trúc Phần cứng Xử lý Song song (VLSI Pipelining): Thiết lập mô hình đường ống sâu (deep pipeline) không có vòng lặp hồi tiếp phụ thuộc dữ liệu ngẫu nhiên, cho phép các khối tính toán khoảng cách Euclidean (LPB) và khối lựa chọn nút (NSB) hoạt động với tần số xung nhịp cực đại.

Điều kiện biên (Boundary Conditions) của khung phân tích được xác định rõ: Kênh truyền pha-đinh Rayleigh bán tĩnh (khối lượng kênh không đổi trong một khung truyền), thông tin trạng thái kênh truyền (CSI) được ước lượng hoàn hảo tại các nút thu/chuyển tiếp, và hệ thống đạt đồng bộ chính xác về tần số và khung thời gian.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ thế giới quan thực chứng (Positivism) với quy trình diễn dịch định lượng khắt khe. Phương pháp nghiên cứu kết hợp giữa mô hình hóa toán học trừu tượng, mô phỏng số thống kê quy mô lớn (Monte Carlo) và thiết kế phần cứng thực nghiệm cấp thanh ghi (RTL Hardware Co-design).

Thiết kế nghiên cứu đa tầng (Multi-level Research Design) được triển khai qua 3 cấp độ:

  • Cấp độ Hệ thống (System Level): Thiết kế giao thức truyền thông TWRC-PNC với 2 pha truyền dẫn (Pha 1: Đa truy nhập MA - hai nút gửi đồng thời tới RS; Pha 2: Phát quảng bá BC - RS phát tín hiệu tổng hợp tới hai nút).
  • Cấp độ Thuật toán (Algorithmic Level): Tối ưu hóa cấu trúc cây tìm kiếm, thuật toán sắp xếp cục bộ (LS) so với sắp xếp toàn cục (GS), đánh giá tỷ lệ lỗi sắp xếp (SER: Sorting Error Rate).
  • Cấp độ Phần cứng (Hardware/RTL Level): Kiến trúc hóa các thuật toán thành sơ đồ mạch nguyên lý phần cứng, phân bổ thanh ghi đường ống, tối ưu hóa biểu diễn số dấu phẩy tĩnh (fixed-point arithmetic) và đóng gói lõi IP.

Quy trình nghiên cứu rigorous

Quy trình thu thập dữ liệu và khảo sát phân bố thống kê được tiến hành nghiêm ngặt:

  1. Khảo sát cây tìm kiếm: Chạy $1.000.000$ mẫu kênh truyền ngẫu nhiên độc lập để trích xuất hàm mật độ xác suất (PDF) và hàm phân phối tích lũy (CDF) của số nút nằm trong hình cầu tại các mức $m = 1, 2, \dots, 2N_T$.
  2. Khảo sát tối ưu hóa bộ sắp xếp: So sánh phương pháp sắp xếp toàn cục (GS - Global Sorting) và sắp xếp cục bộ (LS - Local Sorting). Kết quả phân tích chỉ ra rằng việc chọn 4 nút cục bộ tốt nhất từ mỗi nút cha kết hợp với bán kính cầu $r_{sph} = 3$ cho phẩm chất tương đương với sắp xếp toàn cục nhưng giảm được hơn 70% số lượng bộ so sánh logic (CSW: Compare and Swap units).
  3. Tam giác giác hóa phương pháp (Methodological Triangulation): Kết quả được đối soát chéo 3 chiều giữa:
    • Nghiệm lý thuyết giải tích (Bound analysis).
    • Mô phỏng phần mềm dấu phẩy động (MATLAB Double Precision Floating-point).
    • Mô phỏng phần cứng chu kỳ chính xác (Bit-true Cycle-accurate RTL Simulation trên Xilinx Vivado).

Độ tin cậy được bảo đảm tuyệt đối qua chuẩn trực giao của ma trận $Q$ trong biến đổi QRD ($QQ^H = I$), bảo toàn thống kê tạp âm trắng Gauss $\tilde{\mathbf{n}} = \mathbf{Q}^H\mathbf{n} \sim \mathcal{CN}(0, \sigma^2\mathbf{I})$.

Data và phân tích

Các tham số mô phỏng và thực thi phần cứng được quy định chính xác:

  • Cấu hình không gian: MIMO điểm-điểm $4 \times 4$, $6 \times 6$, $8 \times 8$; TWRC-MIMO 2 nguồn $4 \times 4$, trạm chuyển tiếp trang bị $8$ anten thu và $8$ anten phát.
  • Sơ đồ điều chế: 16-QAM (tương ứng với hai chuỗi 4-PAM sau RVD).
  • Môi trường kênh: Kênh truyền pha-đinh Rayleigh phẳng, các phần tử $h_{ij} \sim \mathcal{CN}(0, 1)$ biến thiên độc lập.
  • Dải SNR khảo sát: Từ $0\text{ dB}$ đến $30\text{ dB}$ với bước nhảy $2\text{ dB}$.
  • Công cụ phần mềm: MATLAB R2022b cho phân tích giải thuật toán học; Xilinx Vivado Design Suite 2020.2 cho thiết kế RTL, tổng hợp logic (Synthesis), bố trí và định tuyến (Place and Route - P&R) hướng tới các dòng FPGA Xilinx Virtex-7 / Kintex-7.
  • Định dạng dữ liệu phần cứng: Định dạng dấu phẩy tĩnh 16-bit (Signed Fixed-point Q4.12) bảo đảm cân bằng tối ưu giữa độ chính xác số học (dynamic range) và tài nguyên tiêu hao.

Phát hiện đột phá và implications

Những phát hiện then chốt

Luận án mang lại 4 phát hiện khoa học mang tính bước ngoặt, được minh chứng bằng dữ liệu số liệu cụ thể:

  1. Tính bất đối xứng sâu sắc của mật độ nút trên cây tìm kiếm: Dữ liệu khảo sát thống kê cho thấy tại các tầng trên cùng ($m = 8, 7$ đối với MIMO $4 \times 4$), kỳ vọng số nút nằm trong cầu $\mathbb{E}[N_{valid}]$ rất nhỏ ($< 4$), trong khi tại các tầng giữa ($m = 4, 3$), $\mathbb{E}[N_{valid}]$ tăng vọt lên gấp 6 đến 10 lần trước khi giảm trở lại ở tầng lá ($m = 1$). Phát hiện này bác bỏ hoàn toàn tính hợp lý của thuật toán K-Best truyền thống (vốn gán $K$ không đổi trên mọi tầng).

  2. Hiệu năng BER tiệm cận tối ưu với độ phức tạp cắt giảm đột phá:

    • Thuật toán EHSD trên hệ thống MIMO $4 \times 4$ 16-QAM với cấu hình phân bổ nút tối ưu $\mathbf{K} = [1, 1, 1, 1, 4, 4, 4, 4]$ đạt phẩm chất BER bám sát đường cong lý thuyết của bộ giải mã ML (độ lệch $< 0,3\text{ dB}$ tại $\text{BER} = 10^{-3}$), vượt trội hoàn toàn so với các bộ tách tuyến tính ZF và MMSE (cải thiện hơn $12\text{ dB}$ tại $\text{BER} = 10^{-2}$).
    • Thuật toán V-KBD tại trạm chuyển tiếp TWRC-MIMO cho phép điều chỉnh cấu hình linh hoạt (từ cấu hình tiết kiệm tài nguyên đến cấu hình phẩm chất cao), giúp giảm độ phức tạp tính toán từ 3 đến 40 lần so với giải mã cầu lý thuyết SD, trong khi duy trì đường cong BER tiệm cận tuyệt đối với ML.

  3. Hiện tượng "Che lấp lỗi sắp xếp" (Sorting Error Masking): Nghiên cứu phát hiện một kết quả phi trực giác: Việc chấp nhận tỷ lệ lỗi sắp xếp cục bộ (SER) nhất định tại các tầng trung gian không làm suy giảm BER tổng thể của hệ thống, miễn là bán kính cầu $r_{sph}$ và số lượng ứng viên cục bộ được duy trì ở mức bao phủ $99,999%$ không gian nút khả dĩ. Điều này cho phép thay thế các bộ sắp xếp toàn cục cồng kềnh bằng các khối so sánh cục bộ song song tốc độ cao.

  4. Tính khả thi và sự ổn định của kiến trúc phần cứng FPGA: Kết quả tổng hợp phần cứng trên FPGA chứng minh kiến trúc EHSD và V-KBD đạt thông lượng cố định (Deterministic Throughput) ở mức gigabit, không phụ thuộc vào SNR đầu vào hay thăng giáng kênh truyền, giải quyết triệt để vấn đề nghẽn cổ chai của giải mã cầu truyền thống.

Thuật toán / Kiến trúc Độ phức tạp tính toán Phẩm chất BER (so với ML) Tính tất định thời gian trễ Khả năng thực thi FPGA
Hợp lệ cực đại (ML) $\mathcal{O}(M^{2N})$ (Cực cao) Chuẩn tối ưu (0 dB) Có Không khả thi ($N \ge 4$)
Cưỡng bức về không (ZF) $\mathcal{O}(N^3)$ (Rất thấp) Kém ($> 12\text{ dB}$ tổn hao) Có Rất dễ, nhưng BER kém
MMSE Tuyến tính $\mathcal{O}(N^3)$ (Thấp) Kém ($> 8\text{ dB}$ tổn hao) Có Dễ, nhưng hạn chế QAM
Giải mã cầu kinh điển (SD) Biến thiên ngẫu nhiên Tiệm cận tối ưu ($< 0,1\text{ dB}$) Không (Bất định) Rất khó khăn / Không ổn định
FSD (Barbero & Thompson) Cố định ($\mathcal{O}_{FSD}$) Trung bình (Tổn thất $2-4\text{ dB}$) Có Khả thi
K-Best truyền thống Cố định ($\mathcal{O}_{K-Best}$) Khá (Tổn thất $1-2\text{ dB}$) Có Khả thi nhưng tốn tài nguyên
Đề xuất: EHSD (MIMO Rx) Cố định (Thấp hơn SD 3-10x) Tiệm cận tối ưu ($< 0,3\text{ dB}$) Hoàn toàn tất định Tối ưu hóa cao trên FPGA
Đề xuất: V-KBD (TWRC RS) Cố định (Thấp hơn SD 3-40x) Tiệm cận tối ưu ($< 0,5\text{ dB}$) Hoàn toàn tất định Tối ưu hóa cao trên FPGA

Implications đa chiều

  • Về mặt Lý thuyết: Mở rộng lý thuyết tách tín hiệu đa người dùng và lý thuyết mạng chuyển tiếp hai chiều cho các hệ thống MIMO quy mô vừa và lớn với các sơ đồ điều chế phức tạp.
  • Về Phương pháp luận: Cung cấp quy trình mẫu mực về đồng thiết kế Thuật toán - Kiến trúc phần cứng (Algorithm-Architecture Co-design), làm cơ sở cho việc phát triển các bộ xử lý tín hiệu băng cơ bản (Baseband Processor) trong truyền thông không dây.
  • Về Thực tiễn Công nghiệp: Cung cấp trực tiếp các khối thiết kế RTL sẵn sàng triển khai (Production-ready RTL IP Cores) cho các trạm chuyển tiếp vô tuyến 5G/6G, thiết bị truyền thông D2D công nghiệp, và thiết bị định tuyến vô tuyến đường trục (Wireless Backhaul).
  • Về An ninh - Quốc phòng: Kết quả nghiên cứu trực tiếp phục vụ mục tiêu tự chủ công nghệ lõi của Viện KH-CNQS, tạo tiền đề chế tạo các thiết bị thông tin quân sự nhảy tần, chống nhiễu, chuyển tiếp chiến thuật băng rộng tốc độ cao có độ tin cậy tuyệt đối mà không phụ thuộc vào công nghệ vi mạch nhập khẩu.

Limitations và Future Research

Nhằm duy trì tính khách quan khoa học, luận án thẳng thắn chỉ rõ 04 giới hạn hiện tại:

  1. Giả thiết về tri thức kênh truyền lý tưởng (Perfect CSI): Luận án giả định ma trận kênh truyền $\mathbf{H}$ được ước lượng chính xác tuyệt đối. Trong môi trường thực tế với độ di động cao (Doppler shift lớn), sai số ước lượng kênh sẽ gây suy giảm phẩm chất giải mã.
  2. Mô hình kênh truyền pha-đinh chọn lọc: Nghiên cứu hiện tập trung trên mô hình kênh pha-đinh phẳng (flat fading). Với các hệ thống băng thông siêu rộng áp dụng ghép kênh phân chia theo tần số trực giao (OFDM), cần mở rộng thuật toán để xử lý kênh chọn lọc tần số.
  3. Suy hao do lượng tử hóa số dấu phẩy tĩnh: Việc biểu diễn dữ liệu 16-bit cố định tạo ra sai số lượng tử hóa nhỏ so với tính toán dấu phẩy động 64-bit trên máy tính, gây suy giảm khoảng $0,1 - 0,2\text{ dB}$ hiệu năng BER.
  4. Giới hạn số lượng anten: Các kiểm chứng phần cứng tập trung chủ yếu trên cấu hình anten lên tới $8 \times 8$.

Chương trình nghiên cứu 5-10 năm tới bao gồm các định hướng cụ thể:

  • Mở rộng thuật toán V-KBD và EHSD cho hệ thống MIMO quy mô lớn (Massive MIMO $64 \times 64$ hoặc $128 \times 128$) kết hợp công nghệ truyền thông sóng milimet và bề mặt phản xạ thông minh (RIS: Reconfigurable Intelligent Surfaces).
  • Tích hợp bộ tách tín hiệu giải mã cầu với thuật toán giải mã kênh hiệu năng cao như mã kiểm tra chẵn lẻ mật độ thấp (LDPC) và mã Polar để xử lý giải mã lặp Soft-Input Soft-Output (SISO) tính toán tỷ số LLR mềm.
  • Chế tạo và đo kiểm trên thiết bị thực nghiệm (SDR Testbed: Software Defined Radio) sử dụng các chip FPGA dòng cao cấp (Xilinx UltraScale+ / RFSoC) trong môi trường truyền sóng thực tế ngoài hiện trường.

Tác động và ảnh hưởng

Công trình của NCS Nguyễn Minh Thường tạo ra ảnh hưởng lan tỏa sâu rộng trên cả 3 phương diện học thuật, công nghiệp và xã hội:

  • Tác động Học thuật: Mở ra nhánh nghiên cứu mới về tối ưu hóa giải mã dàn mạng tinh thể thích nghi dựa trên phân bố thống kê. Luận án là tài liệu tham khảo chuẩn mực với khả năng tạo trích dẫn cao trên các tạp chí quốc tế hàng đầu (IEEE Transactions on Wireless Communications, IEEE Transactions on Circuits and Systems, IEEE JSAC).
  • Chuyển đổi Công nghiệp Viễn thông: Giúp các nhà mạng viễn thông tối ưu hóa chi phí đầu tư hạ tầng (CAPEX/OPEX). Thay vì phải xây dựng thêm hàng loạt trạm gốc BS đắt đỏ để bù đắp vùng phủ sóng 5G tần số cao, các nhà mạng có thể triển khai các trạm chuyển tiếp hai chiều TWRC-PNC trang bị chip FPGA/ASIC theo kiến trúc đề xuất với chi phí thấp hơn 60% nhưng tăng gấp đôi thông lượng truyền tải.
  • Lợi ích Xã hội và Quốc gia: Đóng góp trực tiếp vào chiến lược "Make in Vietnam", nâng cao năng lực tự chủ thiết kế vi mạch chuyên dụng trong nước phục vụ chuyển đổi số quốc gia và hiện đại hóa quân đội.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giảng viên ngành Kỹ thuật Điện tử - Viễn thông: Tiếp cận phương pháp luận nghiên cứu kết hợp giữa toán học truyền thông và thiết kế vi mạch phần cứng; kế thừa các mô hình mô phỏng và cấu trúc cây tìm kiếm để phát triển các thuật toán mới.
  • Kỹ sư R&D thiết kế phần cứng FPGA/ASIC: Sử dụng trực tiếp kiến trúc chi tiết của các khối LPB (Basic Layer Processing Block), NSB (Valid Node Selection Block) và đường ống xử lý tín hiệu thực tế để áp dụng vào các sản phẩm thương mại.
  • Các Tập đoàn Công nghiệp Viễn thông (Viettel, VNPT) và Viện Nghiên cứu Quân sự: Ứng dụng giải pháp vào các dự án sản xuất trạm thu phát 5G gNodeB, thiết bị chuyển tiếp chiến thuật ad-hoc và các nút truyền thông vệ tinh.
  • Các Nhà hoạch định Chính sách và Chuyên gia Tần số vô tuyến: Có cơ sở khoa học để xây dựng tiêu chuẩn kỹ thuật về hiệu quả sử dụng phổ tần và quy hoạch vùng phủ sóng vô tuyến thế hệ mới.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?

Đóng góp lý thuyết độc đáo nhất là Quy luật phân bố bất đối xứng của các điểm nút hợp lệ trên cây tìm kiếm giải mã cầu và phương pháp cắt lọc dựa trên ngưỡng tin cậy thống kê $99,999%$ CDF. Luận án đã mở rộng trực tiếp Lý thuyết Giải mã Dàn mạng tinh thể (Lattice Sphere Decoding Theory) của Hassibi & Vikalo (2005) và Lý thuyết Mã hóa mạng lớp vật lý (PNC) của Zhang et al. (2006). Thay vì coi không gian tìm kiếm là một tập hợp đồng nhất hoặc cố định một cách cứng nhắc (như trong FSD và K-Best truyền thống), luận án chứng minh rằng số lượng điểm nút hợp lệ tuân theo phân bố thay đổi theo từng tầng giải mã, từ đó thiết lập công thức xác định số nút $K_m$ tối ưu cho từng mức $m$, bảo đảm tiệm cận hiệu năng ML với chi phí tính toán tối thiểu.

2. Sự đổi mới về mặt phương pháp luận phần cứng so với các nghiên cứu quốc tế tiền nhiệm?

So với kiến trúc FSD của Barbero & Thompson (2008) (vốn bị suy giảm BER nghiêm trọng do chỉ giữ 1 nút ở tầng dưới) và kiến trúc K-Best của Guo & Nilsson (2006) (vốn gây nghẽn tài nguyên do giữ $K$ cố định cồng kềnh ở mọi tầng), luận án đổi mới phương pháp luận qua việc đồng thiết kế Kiến trúc - Thuật toán (Algorithm-Architecture Co-design):

  • Chuyển đổi toàn bộ không gian tính toán phức sang thực bằng RVD, giảm 75% số phép nhân phần cứng.
  • Đề xuất kỹ thuật Sắp xếp cục bộ (Local Sorting - LS) kết hợp bán kính tìm kiếm $r_{sph} = 3$, giúp loại bỏ bộ sắp xếp toàn cục (Global Sorter) phức tạp, cắt giảm hơn 70% số phần tử so sánh - tráo đổi (CSW) trên FPGA.
  • Thiết lập kiến trúc đường ống hoàn toàn không có chu trình phản hồi lặp (non-iterative pipelined datapath), bảo đảm độ trễ và thông lượng độc lập hoàn toàn với điều kiện kênh truyền.

3. Phát hiện bất ngờ nhất trong quá trình phân tích thực nghiệm là gì?

Phát hiện bất ngờ nhất là Hiện tượng bảo toàn BER dưới sự hiện diện của lỗi sắp xếp cục bộ (Sorting Error Masking). Trong quá trình giải mã tại các tầng trung gian ($m = 4, 3$), mặc dù thuật toán Sắp xếp cục bộ (LS) có tỷ lệ lỗi sắp xếp (SER) cao hơn so với Sắp xếp toàn cục (GS) khi lựa chọn 4 ứng viên tốt nhất, nhưng phẩm chất BER cuối cùng của toàn bộ hệ thống sau khi giải mã xong tầng cuối ($m = 1$) hoàn toàn không bị suy giảm (đường cong BER trùng khít với GS). Điều này chứng minh rằng không gian tìm kiếm của siêu cầu có tính dự phòng nội tại cao; các nhánh bị loại bỏ do sai số sắp xếp cục bộ thực chất đều là các nhánh không chứa nghiệm tối ưu toàn cục.

4. Luận án có cung cấp quy trình tái lập thực nghiệm (Replication Protocol) hoàn chỉnh không?

Có. Luận án cung cấp đầy đủ và chi tiết toàn bộ quy trình tái lập thực nghiệm bao gồm:

  • Mô tả toán học tường minh: Toàn bộ công thức tính khoảng cách Euclid từng phần đệ quy (công thức 1.11, 1.12, 1.13), ma trận biến đổi RVD (công thức 1.14), và phương trình giải mã PNC (công thức 1.16 đến 1.26).
  • Bảng thông số cấu hình cụ thể: Bảng 2.1 (cấu hình nút EHSD cho MIMO $4 \times 4$ 16-QAM) và Bảng 2.2 (các cấu hình tùy chọn của V-KBD cho trạm chuyển tiếp hai chiều).
  • Sơ đồ kiến trúc phần cứng chi tiết: Sơ đồ khối tổng thể, mạch chi tiết của khối xử lý lớp cơ sở LPB (Hình 3.2), khối lựa chọn điểm nút NSB (Hình 3.3), sơ đồ đường truyền dữ liệu và quy trình kiểm tra chức năng (Testbench) trên FPGA (Hình 3.5 và Hình 3.9).

5. Chương trình nghiên cứu 10 năm tiếp theo được định hình như thế nào?

Chương trình nghiên cứu dài hạn tập trung vào 03 trọng tâm:

  1. Phát triển lõi IP giải mã cầu mềm (Soft-output Sphere Decoder IP) tính toán tỷ số LLR kết hợp với bộ giải mã LDPC/Polar cho chuẩn 5G-Advanced và 6G.
  2. Mở rộng kiến trúc sang các hệ thống Massive MIMO phân tán (Cell-Free Massive MIMO) hoạt động trên băng tần Terahertz ($> 100\text{ GHz}$).
  3. Hiện thực hóa các vi mạch chuyên dụng ASIC sử dụng tiến trình bán dẫn tiên tiến (TSMC 7nm/5nm) nhằm tối ưu hóa hiệu quả năng lượng (Energy Efficiency tính trên bit/Joule) cho các thiết bị bay không người lái (UAV) và vệ tinh quỹ đạo thấp (LEO Satellites).

Kết luận

Luận án tiến sĩ của NCS Nguyễn Minh Thường đã giải quyết trọn vẹn và xuất sắc một trong những thách thức kỹ thuật phức tạp nhất của hệ thống thông tin vô tuyến hiện đại.

Tóm tắt 05 đóng góp cốt lõi mang tính bước ngoặt của công trình:

  1. Khảo sát và xác lập định lượng quy luật phân bố thống kê của các điểm nút hợp lệ trên cây tìm kiếm giải mã cầu, cung cấp cơ sở khoa học để loại bỏ tính ngẫu nhiên của thuật toán SD truyền thống.
  2. Đề xuất thuật toán EHSD cho máy thu MIMO điểm-điểm, đạt phẩm chất BER tiệm cận tối ưu ML với cấu trúc tính toán cố định, loại bỏ hoàn toàn hiện tượng trễ biến đổi.
  3. Đề xuất thuật toán V-KBD kết hợp mã hóa mạng lớp vật lý (PNC) cho trạm chuyển tiếp vô tuyến MIMO hai chiều, giảm độ phức tạp tính toán từ 3 đến 40 lần so với SD kinh điển, mở đường cho việc ứng dụng điều chế đa mức 16-QAM trong TWRC.
  4. Thiết kế và tối ưu hóa thành công 02 kiến trúc phần cứng chuyên dụng trên FPGA (kiến trúc EHSD và V-KBD) sử dụng biểu diễn số thực RVD và sắp xếp cục bộ LS, đạt thông lượng xử lý tốc độ cao và tiêu hao tài nguyên logic thấp.
  5. Kiểm chứng toàn diện tính khả thi công nghệ thông qua mô phỏng Monte Carlo $1.000.000$ mẫu trên MATLAB và hiện thực hóa phần cứng chính xác trên phần mềm Xilinx Vivado, thu hẹp khoảng cách giữa lý thuyết truyền thông trừu tượng và thực tiễn chế tạo vi mạch.

Công trình không chỉ tạo tiền đề thúc đẩy các hướng nghiên cứu tiếp theo về truyền thông hợp tác đa chặng và Massive MIMO mà còn đóng vai trò là một minh chứng xuất sắc cho năng lực nghiên cứu, làm chủ công nghệ lõi vi mạch viễn thông phục vụ sự nghiệp phát triển kinh tế - xã hội và tăng cường tiềm lực quốc phòng - an ninh của quốc gia.