Luận án TS: Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp - ĐHQGHN
Luận án tiến sĩ: Giải pháp mạng trên chip tái cấu hình hiệu quả cho các hệ thống phức hợp. Chuyên ngành Kỹ thuật Điện, Điện tử & Viễn thông.
Kỹ thuật điện tử
Luan An
Luận án
Năm xuất bản
Số trang
162
Thời gian đọc
25 phút
Lượt xem
0
Lượt tải
0
Phí lưu trữ
50 Point
Mục lục chi tiết
Tóm tắt nội dung
I. Tổng quan mạng trên chip kiến trúc giao tiếp nội bộ
Mạng trên chip (NoC) là giải pháp giao tiếp cốt lõi cho các hệ thống phức tạp. NoC thay thế kiến trúc bus truyền thống, cải thiện khả năng mở rộng và hiệu năng của hệ thống đa lõi. NoC đóng vai trò xương sống cho các hệ thống SoC (System-on-Chip) hiện đại. Các kỹ thuật truyền thông truyền thống bao gồm cơ chế điều khiển luồng và điều chuyển dữ liệu. Thuật toán định tuyến phân loại thành định tuyến tĩnh và thích nghi. Lựa chọn giải pháp truyền thống ảnh hưởng lớn đến hiệu quả NoC. NoC cung cấp khả năng mở rộng vượt trội so với bus, cho phép tích hợp nhiều khối IP và tài nguyên khác nhau trên một chip. Điều này hỗ trợ hiệu năng cao trong tính toán song song, là yếu tố then chốt cho sự phát triển của SoC.
1.1. Khái niệm và giải pháp truyền thống mạng trên chip
Mạng trên chip (NoC) giải quyết hạn chế của kiến trúc bus trong hệ thống đa lõi. NoC cải thiện đáng kể khả năng mở rộng và hiệu năng. NoC là giải pháp giao tiếp nội bộ hiệu quả cho SoC hiện đại. Kỹ thuật truyền thông truyền thống bao gồm cơ chế điều khiển luồng và điều chuyển dữ liệu. Các thuật toán định tuyến như định tuyến tĩnh và thích nghi được phân tích. Định tuyến tĩnh đơn giản nhưng kém linh hoạt. Định tuyến thích nghi tối ưu hóa đường đi một cách động. Việc chọn lựa giải pháp truyền thống quyết định hiệu quả của NoC.
1.2. Các cơ chế truyền thông và định tuyến trong NoC
Truyền thông trong NoC dựa trên việc truyền gói dữ liệu. Cơ chế điều khiển luồng ngăn chặn tắc nghẽn mạng. Cơ chế điều chuyển dữ liệu đảm bảo phân phối thông tin chính xác. Các thuật toán định tuyến xác định đường đi cho mỗi gói tin. Định tuyến X-Y là một ví dụ phổ biến của định tuyến tĩnh. Định tuyến thích nghi cho phép thay đổi đường đi theo tình trạng mạng. Sự kết hợp giữa cơ chế điều khiển luồng và thuật toán định tuyến quyết định hiệu năng tổng thể của NoC. Tối ưu hóa giúp giảm độ trễ và tăng thông lượng.
1.3. Vai trò NoC trong hệ thống phức hợp đa lõi
NoC đóng vai trò thiết yếu trong các hệ thống phức hợp đa lõi. NoC cung cấp kênh giao tiếp hiệu quả giữa hàng trăm lõi xử lý. NoC hỗ trợ tích hợp nhiều khối IP khác nhau trên một chip. Khả năng mở rộng của NoC vượt trội so với các kiến trúc bus cũ. NoC cho phép đạt được hiệu năng cao trong tính toán song song. NoC là yếu tố then chốt cho sự phát triển của các SoC hiện đại. Sự phức tạp ngày càng tăng của hệ thống đòi hỏi một kiến trúc giao tiếp mạnh mẽ như NoC.
II. Thách thức tái cấu hình NoC thiết kế hệ thống đa lõi
Tái cấu hình mạng trên chip (NoC tái cấu hình) mang lại khả năng thích ứng cao nhưng cũng đặt ra nhiều thách thức. Hệ thống đa lõi hiện đại yêu cầu tính linh hoạt để đáp ứng các ứng dụng khác nhau. Động lực chính cho NoC tái cấu hình là tối ưu hóa hiệu năng và tài nguyên một cách động. Tuy nhiên, quản lý trạng thái mạng và duy trì kết nối trong quá trình tái cấu hình là rất phức tạp. NoC tái cấu hình cần diễn ra nhanh chóng, ít gián đoạn. Các giải pháp tái cấu hình NoC được phân loại theo mức độ thay đổi, từ cấu trúc liên kết đến kiến trúc bộ định tuyến. Thiết kế NoC tái cấu hình đòi hỏi cân nhắc kỹ lưỡng các yếu tố quản lý cấu hình và điều khiển truyền thông, đảm bảo tính nhất quán và hiệu quả của hệ thống.
2.1. Vấn đề tái cấu hình trong mạng trên chip
Tái cấu hình mạng trên chip (NoC tái cấu hình) là một vấn đề phức tạp. Hệ thống đa lõi đòi hỏi khả năng thích nghi cao với các tải công việc khác nhau. Động lực là tối ưu hiệu năng và tài nguyên trên FPGA hoặc SoC. Thách thức bao gồm quản lý trạng thái mạng và duy trì kết nối. Quá trình tái cấu hình cần diễn ra nhanh chóng, hạn chế gián đoạn hoạt động. Điều này là cốt lõi để duy trì hiệu quả của hệ thống phức tạp.
2.2. Phân loại và kiến trúc NoC tái cấu hình điển hình
Giải pháp tái cấu hình NoC được phân loại dựa trên mức độ thay đổi. Có thể là tái cấu hình cấu trúc liên kết mạng. Hoặc tái cấu hình kiến trúc bộ định tuyến. Một số kiến trúc NoC tái cấu hình điển hình đã được nghiên cứu. Các kiến trúc này cung cấp khả năng điều chỉnh động. Mục tiêu là tối ưu hóa tài nguyên phần cứng. NoC tái cấu hình thích nghi tốt với sự thay đổi của các ứng dụng.
2.3. Các yếu tố quan trọng khi thiết kế NoC tái cấu hình
Thiết kế NoC tái cấu hình yêu cầu cân nhắc nhiều yếu tố. Hoạt động quản lý cấu hình là rất quan trọng. Điều khiển truyền thông phải được đảm bảo liên tục. Thuật toán định tuyến cho NoC tái cấu hình cần linh hoạt. Thuật toán này phải xử lý các thay đổi cấu trúc động. Đảm bảo tính nhất quán và hiệu quả của hệ thống. Giảm thiểu thời gian tái cấu hình là một mục tiêu chính yếu trong thiết kế NoC tái cấu hình.
III. Giải pháp NoC tái cấu hình kiến trúc bộ định tuyến
Giải pháp tái cấu hình NoC được đề xuất dựa trên khả năng cập nhật thông tin định tuyến động. Giải pháp này xử lý các tình huống đặc biệt khi một bộ định tuyến bị cấm nắm trên đoạn thẳng định tuyến, tại gốc định tuyến, hoặc ở vùng lân cận gốc định tuyến. Khả năng cập nhật nhanh chóng đảm bảo tính liên tục của giao tiếp và tăng cường tính bền vững của NoC. Kiến trúc bộ định tuyến tái cấu hình có cấu trúc rõ ràng, với các khối cổng vào và cổng ra được thiết kế đặc biệt, tích hợp cơ chế thực hiện cập nhật định tuyến. Điều này cho phép bộ định tuyến thay đổi cấu hình logic để thích nghi với các yêu cầu giao tiếp mới. Kiến trúc chi tiết đảm bảo hiệu năng cao và độ trễ thấp, là nền tảng cho NoC tái cấu hình linh hoạt. Kiến trúc được mô hình hóa và kiểm chứng kỹ lưỡng để xác nhận tính đúng đắn và hiệu quả. Các thử nghiệm mô phỏng và thực thi trên FPGA khẳng định tiềm năng của giải pháp NoC tái cấu hình.
3.1. Cơ sở và giải pháp tái cấu hình NoC đề xuất
Giải pháp tái cấu hình NoC được xây dựng trên một cơ sở vững chắc. Trọng tâm là khả năng cập nhật thông tin định tuyến động. Giải pháp này xử lý các tình huống bộ định tuyến bị cấm nắm. Có thể là cấm nắm trên đoạn thẳng định tuyến. Hoặc tại gốc định tuyến, hoặc ở vùng lân cận gốc định tuyến. Khả năng cập nhật nhanh chóng đảm bảo tính liên tục của giao tiếp. Giải pháp này tăng cường tính bền vững của NoC tái cấu hình.
3.2. Kiến trúc bộ định tuyến NoC tái cấu hình chi tiết
Kiến trúc bộ định tuyến tái cấu hình được đề xuất có cấu trúc rõ ràng. Các khối cổng vào và cổng ra được thiết kế đặc biệt. Kiến trúc này tích hợp cơ chế thực hiện cập nhật định tuyến. Bộ định tuyến có khả năng thay đổi cấu hình logic. Điều này cho phép thích nghi với các yêu cầu giao tiếp mới. Thiết kế chi tiết đảm bảo hiệu năng cao và độ trễ thấp. Kiến trúc này là nền tảng cho NoC tái cấu hình linh hoạt.
3.3. Mô hình hóa và kiểm chứng thực thi kiến trúc NoC
Kiến trúc bộ định tuyến tái cấu hình được mô hình hóa kỹ lưỡng. Quá trình kiểm chứng được thực hiện để xác nhận tính đúng đắn. Các thử nghiệm mô phỏng đánh giá hiệu quả của kiến trúc. Việc thực thi trên nền tảng phần cứng là bước cuối cùng. Thường sử dụng FPGA để triển khai và kiểm tra thực tế. Kết quả kiểm chứng chứng minh sự hoạt động ổn định. Điều này khẳng định tiềm năng của giải pháp NoC tái cấu hình.
IV. Đánh giá hiệu năng NoC giảm độ trễ tối ưu FPGA
Việc đánh giá hiệu năng truyền thông NoC sử dụng các thông số tiêu chuẩn như thông lượng, độ trễ và tỷ lệ gói tin bị mất. Phương pháp đánh giá có thể là mô phỏng hoặc thực nghiệm, với các kịch bản được thiết kế để phản ánh điều kiện thực tế. Kết quả đánh giá truyền thông trên chip cho thấy hiệu năng ổn định, đặc biệt sau khi áp dụng giải pháp tái cấu hình NoC. So sánh kết quả trước và sau tái cấu hình chứng minh khả năng cải thiện hiệu năng, nhất là trong các tình huống yêu cầu thay đổi động. Tối ưu hóa NoC tái cấu hình tập trung vào việc giảm độ trễ. Khả năng triển khai giải pháp trên FPGA được phân tích và các kết quả mô phỏng, thực nghiệm trên FPGA xác nhận hiệu quả. NoC tái cấu hình thể hiện lợi ích đáng kể về tài nguyên và duy trì hiệu năng cao, là yếu tố quan trọng cho các ứng dụng thực tế trên FPGA.
4.1. Phương pháp và thông số đánh giá hiệu năng NoC
Đánh giá hiệu năng truyền thông NoC sử dụng các thông số tiêu chuẩn. Bao gồm thông lượng, độ trễ và tỷ lệ gói tin bị mất. Phương pháp đánh giá có thể là mô phỏng hoặc thực nghiệm. Kịch bản đánh giá được thiết kế để phản ánh điều kiện thực tế. Việc đo lường chính xác các thông số này là cần thiết. Điều này giúp xác định ưu điểm và hạn chế của giải pháp. Đánh giá toàn diện mang lại cái nhìn sâu sắc về NoC.
4.2. Kết quả đánh giá truyền thông và giải pháp NoC tái cấu hình
Thiết kế đánh giá truyền thông trên chip được thực hiện. Các kịch bản đánh giá đa dạng được áp dụng. Kết quả đánh giá hoạt động truyền thông cho thấy hiệu năng ổn định. Sau đó, tiến hành đánh giá hiệu quả của giải pháp tái cấu hình NoC. So sánh kết quả trước và sau khi tái cấu hình. Giải pháp NoC tái cấu hình đã chứng minh khả năng cải thiện hiệu năng. Đặc biệt trong các tình huống yêu cầu thay đổi động, giải pháp này thể hiện ưu điểm rõ rệt.
4.3. Tối ưu NoC tái cấu hình và ứng dụng trên FPGA
Tối ưu hóa NoC tái cấu hình tập trung vào việc giảm độ trễ. Khả năng triển khai giải pháp trên FPGA được phân tích. Kết quả mô phỏng và thực nghiệm trên FPGA được trình bày. Các kết quả này xác nhận hiệu quả của giải pháp. NoC tái cấu hình thể hiện lợi ích đáng kể về tài nguyên. Đồng thời, NoC tái cấu hình duy trì hiệu năng cao. Đây là yếu tố quan trọng cho các ứng dụng thực tế trên FPGA, tối ưu hóa toàn diện hệ thống.
Tải xuống file đầy đủ để xem toàn bộ nội dung
Tải đầy đủ (162 trang)Trích đoạn nội dung luận án
Tải xuống để đọc toàn bộĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Lê Văn Thanh Vũ GIẢI PHÁP MẠNG TRÊN CHIP TÁI CẤU HÌNH DÙNG CHO CÁC HỆ THỐNG PHỨC HỢP LUẬN ÁN TIẾN SĨ NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ, TRUYỀN THÔNG Hà Nội – 2017 ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Lê Văn Thanh Vũ GIẢI PHÁP MẠNG TRÊN CHIP TÁI CẤU HÌNH DÙNG CHO CÁC HỆ THỐNG PHỨC HỢP Chuyên ngành: Kỹ thuật điện tử Mã số: 62 52 02 03 LUẬN ÁN TIẾN SĨ NGÀNH CÔNG NGHỆ KỸ THUẬT ĐIỆN TỬ, TRUYỀN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC: 1.TS Trần Xuân Tú 2.TS Ngô Diên Tập Hà Nội – 2017 Cæng tr…nh ÷æc ho n th nh t⁄i Khoa i»n tß - Vi„n thæng, Tr÷íng ⁄i håc Cæng ngh», ⁄i håc QuŁc gia H Nºi. Ng÷íi h÷îng d¤n khoa håc: 1. Ngæ Di¶n T“p Ph£n bi»n 1: PGS.TS Ho ng Trang Ph£n bi»n 2: TS. Nguy„n Ngåc Minh Ph£n bi»n 3: TS.
Nguy„n Vô Th›ng Lu“n ¡n s‡ ÷æc b£o v» tr÷îc Hºi çng c§p nh n÷îc ch§m lu“n ¡n ti‚n s¾ håp t⁄i: PhÆng 212, Nh E3, Tr÷íng ⁄i håc Cæng ngh» - HQG H Nºi v o hçi 13 gií 30 ng y 21 th¡ng 12 n«m 2017. Câ th” t…m hi”u lu“n ¡n t⁄i: - Th÷ vi»n QuŁc gia Vi»t Nam - Trung t¥m Thæng tin - Th÷ vi»n, ⁄i håc QuŁc gia H Nºi. L˝I CAM OAN T¡c gi£ xin cam oan to n bº nºi dung tr…nh b y trong lu“n ¡n v c¡c cæng tr…nh nghi¶n cøu l cıa ri¶ng t¡c gi£ v nhâm c¡n bº h÷îng d¤n gçm PGS. Trƒn Xu¥n Tó v PGS.
C¡c sŁ li»u v k‚t qu£ tr…nh b y trong lu“n ¡n l trung thüc v ch÷a tłng ÷æc ai cæng bŁ trong b§t ký cæng tr… nh n o tr÷îc â. L¶ V«n Thanh Vô L˝IC MÌN ” ho n th nh lu“n ¡n n y tæi xin gßi líi c£m ìn ch¥n th nh ‚n PGS. Trƒn Xu¥n Tó - ng÷íi r§t t“n t…nh, t“n t¥m gióp ï v t⁄o måi i•u ki»n thu“n læi nh§t cho tæi trong suŁt qu¡ tr…nh thüc hi»n lu“n ¡n. Tæi công xin b y tä lÆng bi‚t ìn s¥u s›c tr÷îc nhœng gióp ï v âng gâp þ ki‚n quþ b¡u cıa PGS.
Ngæ Di¶n T“p ” tæi ho n th nh ÷æc lu“n ¡n n y. Tæi xin ch¥n th nh c£m ìn c¡c thƒy cæ, c¡c c¡n bº cıa PhÆng th‰ nghi»m trång i”m H» thŁng t‰ch hæp thæng minh, Tr÷íng ⁄i håc Cæng ngh», ⁄i håc QuŁc gia H Nºi ¢ t⁄o i•u ki»n thu“n læi v hØ træ tæi trong qu¡ tr… nh thüc hi»n lu“n ¡n. Xin ch¥n th nh c£m ìn c¡c thƒy cæ ð Khoa i»n tß Vi„n thæng, Tr÷íng ⁄i håc Cæng ngh», °c bi»t l c¡c thƒy cæ ð Bº mæn i»n tß v Kÿ thu“t M¡y t‰nh ¢ gi£ng d⁄y v t⁄o måi i•u ki»n thu“n læi cho tæi trong suŁt thíi gian håc t“p v nghi¶n cøu t⁄i Nh tr÷íng. Tæi công ch¥n th nh c£m ìn sü hØ træ c£ v“t ch§t v tinh thƒn cıa Tr÷íng ⁄i håc Khoa håc ⁄i håc Hu‚; Khoa i»n tß Vi„n thæng cıa Tr÷íng ⁄i håc Khoa håc ⁄i håc Hu‚.
CuŁi còng, tæi xin c£m ìn ‚n Væ v Con - Phan Thà H⁄nh Nguy¶n v L¶ Vô B£o Ngåc l nguçn ºng lüc væ t“n ” tæi vœng b÷îc tr¶n con ÷íng nghi¶n cøu v thüc hi»n lu“n ¡n. çng thíi, tæi công muŁn gßi líi c£m ìn ‚n Cha Mµ v c¡c anh chà em ¢ ºng vi¶n gióp ï tæi trong thíi gian qua v c£ trong t÷ìng lai s›p tîi. Möc löc Möc löc i Danh möc kþ hi»u v chœ vi‚t t›t iv Danh möc c¡c b£ng vii Danh möc c¡c h…nh v‡, ç thà viii Mð ƒu 1 Ch÷ìng 1: TŒng quan v• m⁄ng tr¶n chip 5 1.1 Gi£i ph¡p truy•n thæng m⁄ng tr¶n chip .3 Kÿ thu“t truy•n thæng .1 Cì ch‚ i•u khi”n luçng .2 Cì ch‚ i•u chuy”n dœ li»u .4 Gi£i thu“t ành tuy‚n .1 Ph¥n lo⁄i ành tuy‚n .2 Gi£i thu“t ành tuy‚n t¾nh .3 Gi£i thu“t ành tuy‚n th‰ch nghi .4 Thüc hi»n ành tuy‚n .5 K‚t lu“n ch÷ìng. 31 Ch÷ìng 2: V§n • t¡i c§u h…nh v truy•n thæng t¡i c§u h…nh 33 2.1 H» thŁng tr¶n chip v ành h÷îng t¡i c§u h…nh .2 V§n • t¡i c§u h…nh Łi vîi m⁄ng tr¶n chip .1 ºng lüc v th¡ch thøc cıa m⁄ng tr¶n chip t¡i c§u h…nh .2 Ph¥n lo⁄i gi£i ph¡p t¡i c§u h…nh m⁄ng tr¶n chip .3 Mºt sŁ ki‚n tróc m⁄ng tr¶n chip t¡i c§u h…nh i”n h…nh .1 T¡i c§u h…nh c§u tróc li¶n k‚t .2 T¡i c§u h…nh ki‚n tróc bº ành tuy‚n .4 C¡c v§n • cƒn quan t¥m khi x¥y düng gi£i ph¡p truy•n thæng t¡i c§u h…nh .1 Ho⁄t ºng qu£n lþ c§u h…nh v i•u khi”n truy•n thæng .2 Gi£i thu“t ành tuy‚n cho m⁄ng tr¶n chip t¡i c§u h…nh .5 TŒng k‚t ch÷ìng.
58 Ch÷ìng 3: Gi£i ph¡p t¡i c§u h…nh cho m⁄ng tr¶n chip 63 3.1 Cì sð thüc hi»n gi£i ph¡p t¡i c§u h…nh .2 Cì sð gi£i ph¡p t¡i c§u h…nh .2 Gi£i ph¡p c“p nh“t thæng tin ành tuy‚n .1 C“p nh“t ành tuy‚n khi bº ành tuy‚n bà c§m n‹m tr¶n o⁄n thflng ành tuy‚n .2 C“p nh“t ành tuy‚n khi bº ành tuy‚n bà c§m n‹m t⁄i gâc ành tuy‚n .3 C“p nh“t ành tuy‚n khi bº ành tuy‚n bà c§m n‹m ð l¥n c“n gâc ành tuy‚n .3 Ki‚n tróc bº ành tuy‚n t¡i c§u h…nh • xu§t .1 Gi£i ph¡p ki‚n tróc cho bº ành tuy‚n .2 Ki‚n tróc chi ti‚t khŁi cŒng lŁi v o v lŁi ra .3 Ki‚n tróc thüc hi»n ho⁄t ºng c“p nh“t ành tuy‚n .4 Mæ h…nh hâa, ki”m chøng v thüc thi .1 Mæ h…nh hâa ki‚n tróc bº ành tuy‚n t¡i c§u h…nh .2 Thüc thi ki‚n tróc .5 K‚t lu“n ch÷ìng. 94 Ch÷ìng 4: ¡nh gi¡ hi»u n«ng truy•n thæng v hi»u qu£ gi£i ph¡p t¡i c§u h…nh 96 4.1 Ho⁄t ºng ¡nh gi¡ hi»u n«ng truy•n thæng m⁄ng tr¶n chip .1 Thæng sŁ ¡nh gi¡ hi»u n«ng truy•n thæng .2 Ph÷ìng ph¡p ¡nh gi¡ .2 ¡nh gi¡ ho⁄t ºng truy•n thæng tr¶n chip .1 Thi‚t k‚ cho ¡nh gi¡ truy•n thæng .2 Kàch b£n ¡nh gi¡ .3 K‚t qu£ ¡nh gi¡ .3 ¡nh gi¡ gi£i ph¡p t¡i c§u h…nh m⁄ng tr¶n chip .1 Ph÷ìng ph¡p ¡nh gi¡ gi£i ph¡p t¡i c§u h…nh m⁄ng tr¶n chip .2 Mæ phäng v k‚t qu£ .4 K‚t lu“n ch÷ìng .115 K‚t lu“n v h÷îng ph¡t tri”n 117 Danh möc cæng tr…nh khoa håc cıa t¡c gi£ li¶n quan ‚n lu“n ¡n 120 T i li»u tham kh£o 121 iii Danh möc c¡c kþ hi»u v chœ vi‚t t›t Tł vi‚t t›t Tł ti‚ng Anh Mæ t£ PU micro Processor Unit ìn và vi xß lþ ADC Analog Digital Converter Bº chuy”n Œi t÷ìng tü - sŁ ALU Arithmetic Logic Unit ìn và t‰nh to¡n sŁ håc ASIC Application Specific Inte- M⁄ch t‰ch hæp chuy¶n döng grated Circuit ASIP Application Specific In- Vi xß lþ vîi t“p l»nh chuy¶n döng struction Processor BIST Built-In Self-Test Thi‚t k‚ câ cì ch‚ tü ki”m tra ngay b¶n trong CEB Configuration Exchange Bº »m trao Œi c§u h…nh Buffer CF Congestion Factor H» sŁ t›c ngh‡n CGRA Coarse-Grained Reconfig- Ki‚n tróc t¡i c§u h…nh h⁄t nh¥n thæ urable Architecture Complex Complex System H» thŁng gçm nhi•u lªi chøc n«ng System kh¡c nhau còng t‰ch hæp tr¶n mºt chip t⁄o n¶n mºt vi m⁄ch ho n thi»n DAC Digital Analog Converter Bº chuy”n Œi sŁ-t÷ìng tü DEB Data Exchange Buffer Bº »m trao Œi dœ li»u DF Distance Factor H» sŁ kho£ng c¡ch DFT Design for Test Thi‚t k‚ cho ph†p tü ki”m tra sai häng DOR Dimenssion Order Rout- Gi£i thu“t ành tuy‚n ÷u ti¶n theo ing h÷îng DSM Deep Submicron Cæng ngh» ch‚ t⁄o nhä hìn micro iv DSP Digital Signal Processor Bº xß lþ t‰n hi»u sŁ flit Flow control unit ìn và thæng tin cì b£n trong truy•n thæng tr¶n chip FPGA Field-Programmable M£ng cŒng logic kh£ tr…nh Gate Array FGRA Fine-Grained Reconfig- Ki‚n tróc t¡i c§u h…nh h⁄t nh¥n tinh urable Architecture FSM Finite State Machine M¡y tr⁄ng th¡i hœu h⁄n GPP General Purpose Proces- Bº vi xß lþ a döng sor HOL Head-of-line block Khâa ƒu tuy‚n HRE Heterogeneous Reconfig- Cæng cö t¡i c§u h…nh khæng çng urable Engine nh§t IPcore Intellectual Property core Lªi IP ISRC Intelligent Service Recon- Cæng cö t‰nh to¡n t¡i c§u h…nh figure Computing thæng minh LUT Look-Up Table B£ng t…m ki‚m MGRA Middle-Grained Recon- Ki‚n tróc t¡i c§u h…nh h⁄t nh¥n figurable Architecture trung NF algo- Negative First algorithm Gi£i thu“t ành tuy‚n ph‰a m rithm tr÷îc NL algo- North Last algorithm Gi£i thu“t ành tuy‚n ph‰a B›c cuŁi rithm NI Network Interface Giao ti‚p m⁄ng NoC Network-on-Chip M⁄ng tr¶n chip NRE cost Non Recurring Engineer- Chi ph‰ nghi¶n cøu lƒn ƒu ing cost OCP Open Core Protocol Chu'n giao ti‚p lªi mð OE routing Odd-Even Routing Gi£i thu“t ành tuy‚n chfin l· Pflit Physical flow control unit ìn và thæng tin v“t lþ lan truy•n qua c¡c li¶n k‚t cıa c¡c bº ành tuy‚n PTT Path-To-Target Tr÷íng ành tuy‚n QoS Quality of Service £m b£o ch§t l÷æng dàch vö Router Bº ành tuy‚n v RAM Random Access Memory Bº nhî truy xu§t ng¤u nhi¶n RNoC Reconfigurable Network- M⁄ng tr¶n chip câ kh£ n«ng t¡i c§u on-Chip h…nh RPU Reconfigurable Process- ìn và xß lþ t¡i c§u h…nh ing Unit RSoC Reconfigurable System- H» thŁng tr¶n chip câ kh£ n«ng t¡i on-Chip c§u h…nh RTL Register Transfer Level Møc chuy”n dàch thanh ghi SoC System-on-Chip H» thŁng tr¶n chip SAF Store and Forward Cì ch‚ l÷u v chuy”n ti‚p SXY routing Surround XY routing Gi£i thu“t ành tuy‚n i vÆng XY Topology Topology C§u tróc li¶n k‚t m⁄ng TLM Transaction-Level Model- Mæ h…nh hâa møc giao dàch ing VCPIQ Virtual Channel Priority H ng æi lŁi v o ÷u ti¶n k¶nh £o Input Queuing VCT Virtual Cut Through Cì ch‚ xuy¶n c›t £o VOQ Virtual Output Queuing H ng æi lŁi ra £o WF algo- West First algorithm Gi£i thu“t ành tuy‚n ph‰a T¥y rithm tr÷îc WH Wormhole Cì ch‚ Wormhole vi Danh s¡ch b£ng 1.1 So s¡nh ÷u nh÷æc i”m cıa bus v m⁄ng tr¶n chip [25] .1 B£ng tâm t›t c¡c cæng tr…nh m⁄ng tr¶n chip t¡i c§u h…nh.1 B£ng c¡c tr⁄ng th¡i ho⁄t ºng cıa cŒng v o v cŒng ra.2 B£ng so s¡nh k‚t qu£ thüc thi bº ành tuy‚n cıa RNoC v mºt sŁ cæng tr…nh kh¡c.1 Thæng sŁ cıa m⁄ng tr¶n chip trong mæ phäng ¡nh gi¡ .2 Thæng sŁ cıa m⁄ng tr¶n chip t¡i c§u h…nh trong mæ phäng ¡nh gi¡109 4.3 T i nguy¶n truy•n thæng trong mØi bº ành tuy‚n .114 vii Danh s¡ch h…nh v‡ 1.1 Mæ h…nh m⁄ng tr¶n chip cì b£n.2 Mºt sŁ d⁄ng c§u tróc li¶n k‚t m⁄ng tr¶n chip.3 C§u tróc cıa mºt bº ành tuy‚n dòng trong m⁄ng 2D-mesh [34].4 Kÿ thu“t truy•n thæng cho m⁄ng tr¶n chip.5 Mæ h…nh ph¥n lîp ¡p döng cho m⁄ng tr¶n chip.6 C¡c cì ch‚ i•u chuy”n dœ li»u.7 Chi‚n l÷æc bº »m lŁi v o v lŁi ra.8 Chi‚n l÷æc bº »m lŁi ra £o.9 Chi‚n l÷æc bº »m lŁi v o ÷u ti¶n k¶nh £o.10 Hi»n t÷æng khâa vÆng.11 L÷u ç thu“t to¡n ành tuy‚n XY.12 ành tuy‚n t¾nh XY v YX trong m⁄ng 2D-mesh.13 Gâc mð trong gi£i thu“t ành tuy‚n gâc mð.
Nội dung được bảo vệ bản quyền — Tải xuống đầy đủ
Câu hỏi thường gặp
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" nghiên cứu về vấn đề gì?
Luận án tiến sĩ: Giải pháp mạng trên chip tái cấu hình hiệu quả cho các hệ thống phức hợp. Chuyên ngành Kỹ thuật Điện, Điện tử & Viễn thông.
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" được bảo vệ tại trường nào?
Luận án này được bảo vệ tại Đại học Công nghệ, Đại học Quốc gia Hà Nội. Năm bảo vệ: 2017.
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" thuộc chuyên ngành gì?
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" thuộc chuyên ngành Kỹ thuật điện tử. Danh mục: Kỹ Thuật Điện Tử.
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" có bao nhiêu trang?
Luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" có 162 trang. Bạn có thể xem trước một phần tài liệu ngay trên trang web trước khi tải về.
Cách tải luận án "Giải pháp mạng trên chip tái cấu hình cho hệ thống phức hợp" về máy như thế nào?
Để tải luận án về máy, bạn nhấn nút "Tải xuống ngay" trên trang này, sau đó hoàn tất thanh toán phí lưu trữ. File sẽ được tải xuống ngay sau khi thanh toán thành công. Hỗ trợ qua Zalo: 0559 297 239.