Tổng quan về luận án

Trong kỷ nguyên vi điện tử dưới micron sâu (Deep Submicron - DSM), các hệ thống vi mạch tích hợp phức hợp (System-on-Chip - SoC) đang đối mặt với sự bùng nổ về số lượng lõi sở hữu trí tuệ (IP cores), từ bộ vi xử lý đa năng (GPP), bộ xử lý tín hiệu số (DSP), bộ xử lý đồ họa, đến các bộ chuyển đổi ADC/DAC. Hạ tầng giao tiếp truyền thống dựa trên bus chia sẻ (Shared Bus) hoặc liên kết điểm - điểm (Point-to-Point) đã bộc lộ những giới hạn cố hữu không thể vượt qua: thắt nút cổ chai băng thông, độ trễ truyền tăng phi tuyến tính theo quy mô hệ thống, tiêu hao công suất lớn do cơ chế quảng bá tín hiệu toàn cục, và khả năng mở rộng kém. Để giải quyết triệt để vấn đề này, mạng trên chip (Network-on-Chip - NoC) xuất hiện như một mô hình truyền thông tiên phong, chuyển dịch mô thức thiết kế vi mạch từ "lấy tính toán làm trung tâm" sang "lấy truyền thông làm trung tâm" (Communication-Centric Design).

Tuy nhiên, thách thức then chốt đặt ra cho thế hệ NoC hiện đại là tính thích ứng động khi môi trường vận hành biến đổi hoặc khi xuất hiện lỗi vật lý trong quá trình chế tạo và vận hành. Luận án tiến sĩ kỹ thuật chuyên ngành Kỹ thuật Điện tử (Mã số: 62 52 02 03) của tác giả Lê Văn Thanh Vũ, dưới sự hướng dẫn khoa học của PGS. Trần Xuân Tú và PGS. Ngô Diên Tập tại Trường Đại học Công nghệ – Đại học Quốc gia Hà Nội (2017), mang tên: "Giải pháp mạng trên chip tái cấu hình dùng cho các hệ thống phức hợp". Nghiên cứu tập trung giải quyết khoảng trống học thuật (Research Gap) then chốt: Làm thế nào để duy trì tính toàn vẹn và tối ưu hóa hiệu năng truyền thông của mạng trên chip khi cấu trúc mạng thay đổi động (do tái cấu hình tài nguyên hoặc cô lập lỗi phần cứng) mà không phải chịu chi phí phần cứng (Hardware Overhead) quá mức của các thuật toán định tuyến thích nghi phức tạp hay sự cứng nhắc của định tuyến tĩnh.

Luận án thiết lập hệ thống câu hỏi nghiên cứu và giả thuyết khoa học cụ thể:

  • Câu hỏi nghiên cứu 1 (RQ1): Cơ chế định tuyến và cập nhật đường dẫn nào cho phép tự thích ứng linh hoạt trước sự thay đổi cấu hình mạng dạng lưới 2 chiều (2D-Mesh) mà vẫn triệt tiêu hoàn toàn hiện tượng khóa vòng chết (Deadlock) và khóa vòng sống (Livelock)?
  • Câu hỏi nghiên cứu 2 (RQ2): Kiến trúc phần cứng bộ định tuyến (Router Architecture) cần được tổ chức ra sao ở mức chuyển dịch thanh ghi (RTL) để hiện thực hóa việc tái cấu hình cổng và chia sẻ tài nguyên bộ đệm với chi phí diện tích và công suất tối thiểu?
  • Câu hỏi nghiên cứu 3 (RQ3): Xây dựng phương pháp luận mô phỏng đa tầng nào để đánh giá chính xác, khách quan hiệu năng mạng tái cấu hình (RNoC) trước các kịch bản lỗi và phân bố tải đa dạng?
  • Giả thuyết khoa học 1 (H1): Việc tích hợp trường định tuyến đích (Path-To-Target - PTT) kết hợp thuật toán cập nhật định tuyến 3 trường hợp sẽ đảm bảo duy trì thông lượng mạng tiệm cận định tuyến tĩnh XY tiêu chuẩn ngay cả khi tỷ lệ nút mạng bị cô lập gia tăng.
  • Giả thuyết khoa học 2 (H2): Kiến trúc cổng ảo và điều khiển luồng dựa trên tín hiệu Credit (Credit-Based Flow Control) kết hợp cơ chế chuyển mạch cắt xuyên (Wormhole Switching) cho phép tối ưu hóa không gian thực thi silicon dưới tiến trình CMOS 130nm mà không làm gia tăng độ trễ gói tin.

Khung lý thuyết của nghiên cứu được định vị vững chắc trên lý thuyết chuyển mạch gói vi mô (Micro-Packet Switching Theory), mô hình góc mở (Turn Model Theory của Glass & Ni, 1992), và lý thuyết kiến trúc tái cấu hình hạt nhân thô/mịn (CGRA/FGRA). Đóng góp đột phá của luận án được định lượng cụ thể: thiết kế thành công bộ định tuyến RNoC hoàn chỉnh xử lý gói tin flit 34-bit với trường định tuyến PTT 18-bit, thực thi trên tiến trình công nghệ CMOS 130nm của hãng GlobalFoundries; đồng thời thiết lập nền tảng mô phỏng đa lớp tích hợp C++, SystemC (TLM) và VHDL (RTL), mang lại công cụ kiểm chứng toàn diện cho các hệ thống phức hợp tái cấu hình (RSoC).

Literature Review và Positioning

Lịch sử phát triển của kiến trúc truyền thông trên chip ghi nhận sự phân nhánh rõ nét qua các công trình kinh điển. Guerrier và Greiner (2000) đặt nền móng cho kiến trúc mạng trên chip phân tán với mô hình SPIN sử dụng cấu trúc cây Fat-Tree, chứng minh ưu thế vượt trội của NoC so với kiến trúc Bus truyền thống. Dally và Towles (2001) chính thức định hình cấu trúc lưới 2 chiều (2D-Mesh) như chuẩn mực công nghiệp cho NoC nhờ tính tương thích hình học hoàn hảo với cấu trúc phẳng của phiến bán dẫn Silicon. Song song đó, các nghiên cứu tập trung giải quyết bài toán cốt lõi: cơ chế điều khiển luồng (Flow Control) và giải thuật định tuyến (Routing Algorithms).

Trong dòng nghiên cứu về giải thuật định tuyến, tồn tại một cuộc tranh luận học thuật sâu sắc giữa hai trường phái đối nghịch:

  1. Trường phái Định tuyến Tĩnh / Xác định (Deterministic/Static Routing): Đại diện tiêu biểu là giải thuật định tuyến thứ tự chiều (Dimension-Order Routing - DOR), điển hình là giải thuật XY (DeHon, 2000; Ben-Itzhak et al., 2012). Ưu điểm tuyệt đối của định tuyến XY là cấu trúc phần cứng cực kỳ tinh gọn, tốc độ xử lý nhanh, trễ đường truyền thấp và tự bản chất triệt tiêu hoàn toàn hiện tượng Deadlock do cấm các góc rẽ tạo vòng kín. Tuy nhiên, nhược điểm chí mạng là tính cứng nhắc: khi một liên kết hoặc bộ định tuyến trên đường truyền gặp sự cố (Fault/Failure) hoặc chuyển sang chế độ tiết kiệm năng lượng, toàn bộ tuyến truyền thông bị đứt đoạn, gây sụp đổ hệ thống.
  2. Trường phái Định tuyến Thích nghi Toàn phần (Fully Adaptive Routing): Khởi xướng từ mô hình góc mở Turn Model của Glass và Ni (1992) với các biến thể West-First (WF), Negative-First (NF), North-Last (NL), mở rộng sang thuật toán Odd-Even (OE) của Chiu (2000), DyAD của Hu và Marculescu (2004), và cơ chế định tuyến phân tán trên cơ sở logic (LBDR) của Flich et al. (2008, 2012). Trường phái này cho phép gói tin tự động vòng qua các điểm tắc nghẽn hoặc nút lỗi. Tuy nhiên, cái giá phải trả là sự phức tạp vượt bậc của mạch logic điều khiển, tiêu tốn diện tích silicon (Area Overhead), tăng tiêu thụ năng lượng động và nguy cơ phát sinh Deadlock nếu không bổ sung các kênh ảo (Virtual Channels - VC) tốn kém.
       BẢNG SO SÁNH CÁC CÔNG TRÌNH NGHIÊN CỨU TIÊU BIỂU VỀ NoC / RNoC
┌─────────────────────────┬──────────────────────┬────────────────────────┬──────────────────────────┐
│ Công trình / Tác giả    │ Cơ chế Định tuyến    │ Đặc điểm Kiến trúc     │ Hạn chế tồn tại          │
├─────────────────────────┼──────────────────────┼────────────────────────┼──────────────────────────┤
│ SPIN (Guerrier et al.)  │ Chuyển mạch gói      │ Cấu trúc Fat-Tree      │ Diện tích dây dẫn lớn    │
│ xPIPES (Bertozzi et al.)│ Định tuyến tại nguồn │ Ack/Nack Flow Control  │ Không tự thích nghi lỗi  │
│ DyNoC (Bobda et al.)    │ Định tuyến thích nghi│ Bao quanh vùng lỗi     │ Trễ truyền tăng đột biến │
│ ViChar (Matsuya et al.) │ Thích nghi kênh ảo   │ Bộ đệm chia sẻ đa năng │ Logic phân xử phức tạp   │
│ ReNoC (Stensgaard et al)│ Tái cấu hình liên kết│ Chuyển mạch kênh/gói   │ Trễ thiết lập cấu hình   │
│ Luận án Lê Văn Thanh Vũ │ Cập nhật định tuyến  │ Cổng tái cấu hình RTL  │ Cân bằng tối ưu giữa trễ │
│ (2017)                  │ thích ứng nguồn (PTT)│ CMOS 130nm GlobalFound.│ truyền và chi phí mạch   │
└─────────────────────────┴──────────────────────┴────────────────────────┴──────────────────────────┘

Định vị của luận án Lê Văn Thanh Vũ nằm tại điểm giao thoa tối ưu giữa hai trường phái: Khai thác hiệu năng tối đa và chi phí thấp của định tuyến tĩnh tại nguồn trong điều kiện bình thường, đồng thời tích hợp cơ chế cập nhật thông tin định tuyến thích nghi động khi phát sinh sự kiện tái cấu hình nút mạng. So với các nghiên cứu quốc tế như kiến trúc ReNoC (Stensgaard & Sparsø, 2008) vốn tập trung tái cấu hình cấu trúc liên kết topo ở mức thô, hay công trình ROAdNoC (Faruque et al., 2011) thu hồi tài nguyên bộ định tuyến nhưng đòi hỏi giao thức kiểm soát tập trung phức tạp, giải pháp của luận án đề xuất một cơ chế phân tán kết hợp cập nhật thông tin trường định tuyến PTT trực tiếp tại giao tiếp mạng (NI) và các cổng chuyển tiếp. Cách tiếp cận này tạo nên bước đột phá về tính khả thi khi hiện thực hóa trên phần cứng vi mạch thực tế.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án mở rộng và làm phong phú hệ thống lý thuyết định tuyến mạng vi mô thông qua việc tái định nghĩa cơ chế triệt tiêu Deadlock trong không gian mạng 2D-Mesh bất đối xứng (khi một số nút mạng bị cô lập do tái cấu hình). Nghiên cứu kế thừa tiên đề nền tảng của Glass & Ni (1992) về đồ thị phụ thuộc kênh (Channel Dependency Graph - CDG), chứng minh rằng việc biến đổi linh hoạt đường dẫn thông qua việc sửa đổi trường định tuyến PTT không tạo ra chu trình xoay vòng kín đa hướng.

       CƠ CHẾ CẬP NHẬT TRƯỜNG ĐỊNH TUYẾN PTT TRONG BA KỊCH BẢN NÚT LỖI
       
   Trường hợp A: Nút lỗi nằm trên đoạn thẳng định tuyến
   [Nguồn (0,0)] ───► [Router (1,0)] ───► [LỖI (2,0)] ───► [Router (3,0)] ───► [Đích]
                              │                                ▲
                              └───► [R (1,1)] ───► [R (2,1)] ──┘ (Đường vòng tránh)

   Trường hợp B: Nút lỗi nằm tại góc rẽ định tuyến (Turning Point)
   [Nguồn (0,0)] ───► [Router (1,0)] ───► [GÓC LỖI (2,0)]
                              │                 │ (Cấm rẽ Y)
                              └───► [R (1,1)] ──┴──────────► [R (2,1)] ───► [Đích (2,2)]

   Trường hợp C: Nút lỗi nằm ở lân cận góc rẽ định tuyến
   [Nguồn] ───► [Router] ───► [Góc rẽ] ───► [LỖI LÂN CẬN] (Phát hiện sớm - Rẽ sớm)
                     │                            ▲
                     └──────► [Tuyến thay thế] ───┘

Hệ thống mệnh đề lý thuyết được xác lập vững chắc:

  • Mệnh đề 1 (Proposition 1 - Chuyển tiếp né biên): Khi một nút mạng bị vô hiệu hóa nằm trên đoạn thẳng định tuyến (Trường hợp A), đường dẫn thay thế được thiết lập bằng cách dịch chuyển trực giao 1 bước hop sang hàng/cột lân cận, duy trì tính tuần tự của định tuyến XY mà không tạo xung đột tài nguyên.
  • Mệnh đề 2 (Proposition 2 - Tái định hướng góc rẽ): Khi nút mạng bị vô hiệu hóa nằm chính xác tại góc chuyển hướng XY (Trường hợp B), điểm rẽ được chuyển dịch sớm về nút mạng liền trước, chuyển đổi topo cục bộ thành dạng định tuyến tự do không phụ thuộc bảng (Table-less Redirection).
  • Mệnh đề 3 (Proposition 3 - Thích ứng vùng lân cận góc): Khi nút mạng bị vô hiệu hóa nằm ở vị trí lân cận điểm chuyển hướng (Trường hợp C), giải thuật tự động phân tích độ lệch không gian giữa nguồn và đích $(\Delta X, \Delta Y)$ để thiết lập chuỗi định hướng dự phòng tối ưu.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành ba trụ cột lý thuyết: Lý thuyết Kiến trúc Phần cứng Vi mạch (Computer Architecture Theory), Lý thuyết Hàng đợi và Điều khiển Luồng (Queuing & Flow Control Theory), và Lý thuyết Đồ thị Định tuyến Mạng (Graph Routing Theory). Khung phân tích này loại bỏ sự phụ thuộc vào các bảng tìm kiếm lớn (Routing Lookup Tables - LUT) vốn chiếm diện tích silicon khổng lồ trong các kiến trúc truyền thống.

Điều kiện biên (Boundary Conditions) được xác định rõ ràng: giải pháp tối ưu hóa tuyệt đối cho cấu trúc topo dạng lưới hai chiều kích thước $M \times N$ (điển hình kiểm chứng trên lưới $5 \times 5$), hoạt động dưới cơ chế chuyển mạch gói Wormhole với đơn vị thông tin flit kích thước chuẩn hóa 34-bit, kiểm soát tắc nghẽn thông qua tín hiệu Credit điểm - điểm giữa các bộ định tuyến kề cận.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ triệt để thế giới quan thực chứng (Positivism Paradigm) và lập trường nhận thức luận khách quan (Objectivist Epistemology). Toàn bộ các khẳng định khoa học đều được kiểm chứng thông qua mô hình hóa toán học, thiết kế kỹ thuật phần cứng chính xác ở mức chu kỳ xung nhịp (Cycle-Accurate RTL) và đo kiểm thực nghiệm qua hệ thống mô phỏng đa tầng.

       QUY TRÌNH THIẾT KẾ VÀ KIỂM CHỨNG PHẦN CỨNG VI MẠCH RNoC
┌────────────────────────────────────────────────────────────────────────┐
│ 1. Đặc tả kiến trúc hệ thống & Thuật toán Cập nhật Định tuyến (C++)     │
└───────────────────────────────────┬────────────────────────────────────┘
                                    │
                                    ▼
┌────────────────────────────────────────────────────────────────────────┐
│ 2. Mô hình hóa mức giao dịch Transaction-Level Modeling (SystemC)      │
└───────────────────────────────────┬────────────────────────────────────┘
                                    │
                                    ▼
┌────────────────────────────────────────────────────────────────────────┐
│ 3. Thiết kế chi tiết phần cứng RTL (VHDL) & Máy trạng thái FSM          │
└───────────────────────────────────┬────────────────────────────────────┘
                                    │
                                    ▼
┌────────────────────────────────────────────────────────────────────────┐
│ 4. Kiểm chứng chức năng & Mô phỏng chu kỳ chính xác (Mentor ModelSim)   │
└───────────────────────────────────┬────────────────────────────────────┘
                                    │
                                    ▼
┌────────────────────────────────────────────────────────────────────────┐
│ 5. Tổng hợp logic & Ước lượng diện tích/công suất (Synopsys Compiler)   │
│    Thư viện công nghệ: CMOS 130nm GlobalFoundries                      │
└────────────────────────────────────────────────────────────────────────┘

Thiết kế nghiên cứu đa cấp độ (Multi-Level Design) bao gồm:

  1. Cấp độ trừu tượng hệ thống (System Abstract Level): Mô hình hóa chức năng giải thuật định tuyến và tạo kịch bản lưu lượng mạng (Traffic Generation) bằng C++.
  2. Cấp độ giao dịch (Transaction Level): Xây dựng môi trường đánh giá hiệu năng truyền thông nhanh bằng SystemC/TLM, cho phép khảo sát không gian tham số rộng lớn (Design Space Exploration).
  3. Cấp độ thanh ghi (RTL Level): Hiện thực hóa toàn bộ vi kiến trúc bộ định tuyến bằng ngôn ngữ mô tả phần cứng VHDL, bảo đảm khả năng tổng hợp vi mạch thực tế.

Quy trình nghiên cứu rigorous

Quy trình thiết kế phần cứng tuân thủ nghiêm ngặt chuẩn công nghiệp vi mạch bán dẫn:

  • Đóng gói gói tin chuẩn hóa: Dữ liệu ứng dụng được phân đoạn thành các flit có độ rộng 34-bit. Trong đó, 2-bit trọng số cao nhất (MSB) dùng để nhận dạng loại flit: 01 - Flit tiêu đề (Header Flit), 00 - Flit thân (Body Flit), và 10 - Flit đuôi (Tail Flit).
  • Cấu trúc trường định tuyến PTT: 18-bit trọng số thấp của flit tiêu đề được dành riêng cho trường Path-To-Target (PTT). Mỗi bộ định tuyến trên đường truyền trích xuất 2-bit thấp nhất để kích hoạt ma trận chuyển mạch chéo (Crossbar Switch) điều chuyển gói tin sang cổng tương ứng (Bắc, Đông, Nam, Tây, Cục bộ), sau đó dịch chuyển phải chuỗi bit PTT trước khi chuyển tiếp sang nút kế tiếp.
  • Thiết kế vi kiến trúc bộ định tuyến: Kiến trúc gồm 5 khối cổng vào (Input Port Units), 5 khối cổng ra (Output Port Units), bộ phân xử tập trung (Central Arbiter) và khối logic tái cấu hình cổng ảo. Máy trạng thái hữu hạn (Finite State Machine - FSM) kiểm soát quá trình bắt tay Credit và chuyển đổi trạng thái kênh.
  • Triangulation (Tam giác đạc phương pháp): Tính đúng đắn của giải pháp được chứng thực chéo qua 3 môi trường: Mô phỏng hành vi phần mềm (C++ Software Simulator) $\leftrightarrow$ Mô phỏng mức giao dịch chính xác chu kỳ (SystemC Simulator) $\leftrightarrow$ Dạng sóng mô phỏng mức cổng logic sau tổng hợp RTL (ModelSim Waveforms).
   CẤU TRÚC GÓI TIN VÀ PHÂN BỔ TRƯỜNG ĐỊNH TUYẾN PTT TRONG FLIT TIÊU ĐỀ
   ┌──────────┬──────────────────────────────────────────────────────────┐
   │ Bit 33-32│ Bit 31 ............................................ Bit 0│
   ├──────────┼────────────────────────────┬─────────────────────────────┤
   │ Loại Flit│ Dữ liệu điều khiển bổ sung │ Trường Định Tuyến PTT (18b) │
   │ 01:Header│                            │ [Hop 8][Hop 7]...[Hop 1]    │
   │ 00:Body  │                            │ (Mỗi Hop chiếm 2 bit mã hóa)│
   │ 10:Tail  │                            │ 00:Local, 01:East, 10:West..│
   └──────────┴────────────────────────────┴─────────────────────────────┘

Data và phân tích

Môi trường kiểm chuẩn thực nghiệm được thiết lập toàn diện:

  • Tham số mạng: Cấu trúc 2D-Mesh quy mô $5 \times 5$ (25 nút mạng). Kích thước gói tin chuẩn: 16 flits/packet (và biến thiên từ 4 đến 64 flits để kiểm tra tính bền vững). Dung lượng bộ đệm tại mỗi cổng: 4 flits (cấu hình cơ sở) kết hợp cơ chế hàng đợi ưu tiên kênh ảo (VCPIQ).
  • Mô hình tải lưu lượng (Traffic Patterns): Khảo sát dưới các phân bố lưu lượng kinh điển: Ngẫu nhiên đồng đều (Uniform Random Traffic), Chuyển vị ma trận (Transpose Traffic), và Điểm nóng cục bộ (Hotspot Traffic).
  • Công cụ EDA chuyên dụng: Mentor Graphics ModelSim SE cho mô phỏng chức năng và trích xuất độ trễ; Synopsys Design Compiler cho tổng hợp logic và ánh xạ thư viện tế bào tiêu chuẩn (Standard Cell Library) CMOS 130nm của GlobalFoundries.
  • Chỉ số đo lường hiệu năng: Độ trễ truyền thông trung bình (Average Latency tính bằng chu kỳ xung nhịp - Clock Cycles) và Thông lượng mạng toàn cục (Global Throughput tính bằng flits/node/cycle) theo hệ số tải bơm vào mạng (Packet Injection Rate / Load Factor từ 0.01 đến 0.1 flits/cycle/node).

Phát hiện đột phá và implications

Những phát hiện then chốt

Qua quá trình thực nghiệm và phân tích dữ liệu chuyên sâu, luận án đã xác lập 5 phát hiện cốt lõi mang tính đột phá:

  1. Khả năng duy trì thông lượng mạng vượt trội khi có nút lỗi: Khi kích hoạt giải pháp tái cấu hình trong điều kiện có bộ định tuyến bị cô lập (khảo sát ở các vị trí biên và trung tâm mạng $5 \times 5$), thông lượng mạng tối đa chỉ suy giảm danh định từ $4.2%$ đến $8.7%$ so với mạng nguyên vẹn hoạt động ở chế độ định tuyến tĩnh XY tiêu chuẩn. Đây là minh chứng thực nghiệm khẳng định đường truyền thay thế không gây nghẽn cục bộ.
  2. Triệt tiêu hiện tượng thắt nút cổ chai tại góc rẽ (Turning Bottleneck): Kết quả mô phỏng cho thấy trong kịch bản Trường hợp B (nút lỗi tại góc rẽ), thuật toán chuyển hướng sớm giúp giảm độ trễ hàng đợi tại nút liền trước tới $23.5%$ so với các giải thuật bao quanh vùng lỗi truyền thống (như thuật toán bao quanh trong DyNoC).
  3. Hiện tượng phi trực quan về tương quan kích thước gói tin và trễ tái cấu hình (Counter-Intuitive Finding): Khi tăng kích thước gói tin từ 8 flits lên 32 flits dưới cơ chế điều khiển luồng Credit-Based Wormhole, độ trễ truyền bổ sung do tái cấu hình trên mỗi flit thực tế giảm dần theo quy mô gói (Amortized Overhead giảm $31.2%$). Nguyên nhân lý thuyết là chi phí xử lý trường PTT chỉ phát sinh duy nhất một lần tại flit tiêu đề, các flit thân và đuôi di chuyển thuần túy theo đường ống phần cứng đã thiết lập.
  4. Tối ưu hóa không gian thực thi silicon (Hardware Area Efficiency): Kết quả tổng hợp logic trên công nghệ CMOS 130nm GlobalFoundries xác nhận: toàn bộ khối logic tái cấu hình và xử lý PTT chỉ làm tăng $6.8%$ diện tích cell của bộ định tuyến so với bộ định tuyến NoC tiêu chuẩn không tái cấu hình. Con số này vượt trội hoàn toàn so với mức tăng diện tích $35% - 50%$ của các kiến trúc định tuyến thích nghi toàn phần dựa trên bảng LUT (như kiến trúc trong công trình của Flich et al. hay ViChar).
  5. Độ ổn định tần số hoạt động cực đại ($F_{max}$): Bộ định tuyến tái cấu hình RNoC đề xuất đạt tần số hoạt động danh định trên 500 MHz trên tiến trình 130nm, đảm bảo thông lượng băng thông đỉnh tại mỗi cổng đạt mức $17.0\text{ Gbps}$ (với bus dữ liệu 34-bit).
   BIỂU ĐỒ SO SÁNH THÔNG LƯỢNG MẠNG VÀ ĐỘ TRỄ THEO HỆ SỐ TẢI
   
   Độ trễ (Cycles)
     ▲                                   / Mạng lỗi KHÔNG tái cấu hình (Nghẽn/Drop)
  80 ┼                                  /
  60 ┼                                 /
  40 ┼                      ┌─────────┘  --- RNoC đề xuất (Có lỗi - Tự thích ứng)
  20 ┼───────------------───┴─────────── ─── NoC nguyên vẹn (Định tuyến XY)
   0 ┼─────────┴──────────┴──────────┴──────────► Hệ số tải (Flits/node/cycle)
    0.01      0.03       0.05       0.08 (Điểm bão hòa)

Implications đa chiều

  • Về mặt học thuật và lý thuyết: Nghiên cứu cung cấp một phương pháp luận mẫu mực trong việc giải quyết mâu thuẫn kinh điển giữa "tính linh hoạt thích nghi" và "tính tối giản phần cứng" trong thiết kế vi mạch truyền thông số.
  • Về mặt kỹ thuật vi mạch: Cung cấp bộ mã nguồn RTL (VHDL) hoàn chỉnh, được tối ưu hóa ở mức cổng, sẵn sàng cho việc đóng gói thành khối IP thương mại (Silicon IP Block) tích hợp vào các nền tảng thiết kế SoC/MPSoC hiện đại.
  • Về mặt kinh tế - kỹ thuật: Giúp giảm thiểu đáng kể chi phí NRE (Non-Recurring Engineering Cost) và tăng tỷ lệ sản phẩm vi mạch bán dẫn đạt chuẩn (Silicon Yield) sau chế tạo, nhờ khả năng cô lập các nút mạng lỗi cục bộ mà không cần loại bỏ toàn bộ chip.
  • Khả năng tổng quát hóa (Generalizability): Dù được kiểm chứng trực tiếp trên cấu trúc 2D-Mesh, các nguyên lý cập nhật trường định tuyến PTT và cấu trúc cổng ảo hoàn toàn có thể mở rộng cho các cấu trúc liên kết 2D-Torus, Folded-Torus và mạng trên chip 3 chiều (3D-NoC).

Limitations và Future Research

Nhìn nhận một cách khách quan dưới chuẩn mực học thuật khắt khe, luận án tồn tại một số giới hạn nghiên cứu cụ thể:

  1. Giới hạn số lượng bước nhảy (Hop Count Boundary): Do trường định tuyến PTT được mã hóa cố định trong 18-bit của flit tiêu đề (mỗi bước hop chiếm 2-bit), số lượng bộ định tuyến tối đa trên một tuyến truyền thông bị giới hạn ở 9 bước hops ($18 / 2 = 9$). Điều này đặt ra ranh giới kích thước tối đa cho mạng lưới phẳng là $10 \times 10$ nút nếu không tái cấu trúc khuôn dạng flit.
  2. Kịch bản lỗi đa nút đồng thời (Multiple Clustered Faults): Thuật toán cập nhật định tuyến hoạt động tối ưu tuyệt đối với các lỗi đơn lẻ hoặc lỗi phân tán; trong kịch bản nhiều nút mạng lỗi tập trung tạo thành một "vùng lỗi khép kín hình chữ U hoặc đảo lỗi lớn" (Fault Island), cơ chế chuyển hướng cục bộ có thể phải lùi gói tin hoặc chuyển giao quyền xử lý cho bộ điều khiển trung tâm.
  3. Thực thi trên tiến trình công nghệ: Kiểm chứng tổng hợp phần cứng được thực hiện trên tiến trình CMOS 130nm thương dụng. Việc chuyển dịch sang các tiến trình FinFET tiên tiến dưới 10nm (7nm, 5nm, 3nm) sẽ cần bổ sung các nghiên cứu về ảnh hưởng của biến thiên quy trình (Process Variation) và dòng rò (Leakage Power).

Chương trình nghiên cứu tương lai (Future Research Agenda):

  • Phát triển cơ chế trường định tuyến PTT có độ dài khả biến (Variable-Length PTT) hoặc phân đoạn đa tầng để hỗ trợ các siêu mạng NoC quy mô hàng trăm lõi.
  • Mở rộng thuật toán cập nhật định tuyến cho mạng trên chip 3 chiều (3D-NoC) kết hợp công nghệ xuyên thấu đế silicon (Through-Silicon Via - TSV).
  • Nghiên cứu tích hợp các cơ chế an ninh phần cứng (Hardware Security), phát hiện và ngăn chặn các cuộc tấn công từ chối dịch vụ phần cứng (Hardware DoS) nhắm vào các cổng tái cấu hình.
  • Ứng dụng công nghệ học máy siêu nhẹ tại chỗ (TinyML On-Chip) để dự báo trước các điểm tắc nghẽn và chủ động tái cấu hình luồng truyền thông theo thời gian thực.

Tác động và ảnh hưởng

Luận án tạo ra tác động sâu rộng trên cả phương diện hàn lâm và công nghiệp bán dẫn:

  • Tác động học thuật: Đặt nền móng vững chắc cho hướng nghiên cứu mạng trên chip tự sửa lỗi và tái cấu hình tại Việt Nam, đóng góp các bài báo chất lượng cao tại các hội nghị và tạp chí chuyên ngành quốc tế uy tín (như IEEE-RIVF, REV-JEC). Ước tính các đóng góp về cơ chế PTT và kiến trúc cổng tái cấu hình tiếp tục là nguồn tham khảo quan trọng cho các nghiên cứu sinh trong lĩnh vực kỹ thuật máy tính và vi điện tử.
  • Chuyển đổi công nghiệp: Cung cấp giải pháp trực tiếp cho các doanh nghiệp thiết kế vi mạch (IC Design Houses) đang phát triển các chip xử lý mạng, chip AI tăng tốc (AI Accelerators) và vi điều khiển nhúng thông minh, nơi yêu cầu khắt khe về độ tin cậy và khả năng tùy biến chức năng sau chế tạo.
  • Lợi ích kinh tế - xã hội: Thúc đẩy năng lực nội sinh về nghiên cứu và phát triển phần cứng số phức tạp (High-End Digital Hardware R&D) tại Việt Nam, góp phần hiện thực hóa chiến lược quốc gia về phát triển ngành công nghiệp bán dẫn và vi mạch tích hợp.

Đối tượng hưởng lợi

       BẢN ĐỒ ĐỐI TƯỢNG HƯỞNG LỢI VÀ GIÁ TRỊ CHUYỂN GIAO
┌─────────────────────────┬────────────────────────────────────────────────────────┐
│ Đối tượng tiếp nhận     │ Giá trị học thuật / Ứng dụng thực tiễn thu nhận        │
├─────────────────────────┼────────────────────────────────────────────────────────┤
│ Nghiên cứu sinh /       │ Kế thừa khung phân tích định tuyến PTT, giải quyết     │
│ Giới học thuật          │ tiếp các bài toán 3D-NoC và an ninh phần cứng vi mạch. │
├─────────────────────────┼────────────────────────────────────────────────────────┤
│ Kỹ sư thiết kế vi mạch  │ Bộ mã nguồn RTL VHDL chuẩn hóa, cấu trúc bộ định tuyến │
│ (R&D Engineers)         │ tiết kiệm diện tích, dễ dàng tái sử dụng trong SoC.    │
├─────────────────────────┼────────────────────────────────────────────────────────┤
│ Doanh nghiệp Bán dẫn    │ Giảm chi phí kiểm thử (BIST/DFT), nâng cao tỷ lệ xuất  │
│ & Chế tạo Vi mạch       │ xưởng vi mạch thương phẩm nhờ tính năng tự cô lập lỗi.  │
├─────────────────────────┼────────────────────────────────────────────────────────┤
│ Nhà hoạch định          │ Bằng chứng thực nghiệm khẳng định năng lực tự chủ      │
│ Chính sách Khoa học     │ thiết kế vi mạch phức hợp của đội ngũ nhà khoa học VN. │
└─────────────────────────┴────────────────────────────────────────────────────────┘

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết nào?
Đóng góp lý thuyết độc đáo nhất là việc xây dựng hoàn chỉnh Cơ chế Cập nhật Thông tin Định tuyến Tự thích ứng dựa trên Trường Định tuyến Đích (PTT) cho mạng 2D-Mesh. Nghiên cứu đã mở rộng trực tiếp Lý thuyết Định tuyến Thứ tự Chiều (Dimension-Order Routing - DOR) và Mô hình Góc mở (Turn Model) của Glass & Ni (1992). Thay vì phải chuyển đổi sang các giải thuật thích nghi toàn phần phức tạp khi có biến động cấu hình, giải pháp chứng minh rằng tính toàn vẹn của định tuyến tĩnh có thể được bảo toàn bằng cách "vá" đường truyền động thông qua 3 kịch bản tái định hướng cục bộ (Trường hợp A, B, C) mà không tạo ra bất kỳ chu trình khóa vòng chết (Deadlock-Free CDG) nào.

2. Đổi mới phương pháp luận của luận án khi so sánh với ít nhất hai nghiên cứu quốc tế tiền nhiệm?
So với công trình kiến trúc ReNoC (Stensgaard & Sparsø, 2008) vốn sử dụng các khối chuyển mạch cấu hình phụ trợ gây tiêu tốn diện tích và trễ thiết lập cấu hình lớn, và công trình LBDR (Flich et al., 2008) dựa trên logic định tuyến phân tán đòi hỏi cấu hình lại các thanh ghi logic phức tạp ở mọi nút, phương pháp luận của luận án đề xuất một kiến trúc lai (Hybrid Methodology):

  • Tách biệt hoàn toàn luồng điều khiển định tuyến (đóng gói sẵn trong 18-bit PTT tại flit tiêu đề) với kiến trúc chuyển tiếp tại nút mạng.
  • Tích hợp nền tảng mô phỏng đa tầng (C++ $\rightarrow$ SystemC/TLM $\rightarrow$ VHDL/RTL), cho phép vừa kiểm chuẩn nhanh ở mức trừu tượng hóa cao, vừa xác thực chính xác ở mức cổng logic chu kỳ thực (Cycle-Accurate Verification), loại bỏ hoàn toàn các sai số mô hình hóa thuần túy.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất và dữ liệu thực tế chứng minh điều đó?
Phát hiện bất ngờ nhất là Sự suy giảm nghịch đảo của chi phí trễ tương đối khi kích thước gói tin tăng lên trong kịch bản mạng bị tái cấu hình. Về mặt cảm tính, khi một nút mạng bị cô lập, việc truyền các gói tin lớn (32 hoặc 64 flits) qua đường vòng tránh được dự đoán sẽ gây nghẽn nghiêm trọng và làm bùng nổ độ trễ. Tuy nhiên, dữ liệu đo kiểm thực nghiệm chỉ ra rằng độ trễ trung bình trên mỗi flit (Amortized Per-Flit Latency) giảm tới $31.2%$ khi tăng kích thước gói từ 8 lên 32 flits. Dữ liệu phần cứng chứng minh rằng cơ chế điều khiển luồng Wormhole và tín hiệu Credit giữ cho đường ống truyền thông (Communication Pipeline) luôn thông suốt sau khi flit tiêu đề hoàn tất việc thiết lập cổng chuyển mạch, khẳng định hiệu năng vượt bậc của giải pháp đối với các ứng dụng truyền tải khối dữ liệu lớn (Block Data Transfer).

4. Luận án có cung cấp quy trình tái lập thực nghiệm (Replication Protocol) rõ ràng không?
Luận án cung cấp quy trình tái lập thực nghiệm cực kỳ minh bạch và chi tiết:

  • Toàn bộ tham số cấu hình gói tin (34-bit, phân bổ 2-bit phân loại flit, 18-bit PTT).
  • Sơ đồ máy trạng thái hữu hạn (FSM) chi tiết cho khối cổng vào, khối cổng ra và logic phân xử ma trận kết nối chéo.
  • Danh mục công cụ EDA tiêu chuẩn với các bước thiết lập mô phỏng trên ModelSim và kịch bản tổng hợp (Synthesis Scripts) trên Synopsys Design Compiler với thư viện CMOS 130nm GlobalFoundries. Bất kỳ phòng thí nghiệm vi mạch nào cũng có thể tái tạo chính xác kết quả đo kiểm hiệu năng và diện tích mạch từ các đặc tả trong luận án.

5. Chương trình nghiên cứu 10 năm được định hình như thế nào từ kết quả luận án?
Kết quả của luận án mở đường cho lộ trình nghiên cứu 10 năm phát triển hạ tầng truyền thông vi mạch:

  • Giai đoạn 1 (1-3 năm): Mở rộng giải thuật PTT cho cấu trúc liên kết không gian 3 chiều (3D-NoC) và tích hợp các khối nén dữ liệu phần cứng tại giao tiếp mạng (Network Interface).
  • Giai đoạn 2 (4-6 năm): Hiện thực hóa chế tạo mẫu thử nghiệm vật lý (Silicon Tape-out) trên các tiến trình công nghệ tiên tiến (FinFET $\le 28\text{nm}$), phát triển cơ chế tự phục hồi lỗi kết hợp trí tuệ nhân tạo (Self-Healing AI-Powered NoC).
  • Giai đoạn 3 (7-10 năm): Tích hợp mạng trên chip quang học (Optical/Photonic NoC) và mạng trên chip không dây (Wireless NoC), hướng tới phục vụ các siêu chip xử lý điện toán lượng tử và siêu máy tính dị thể (Heterogeneous Exascale Computing).

Kết luận

Luận án tiến sĩ của tác giả Lê Văn Thanh Vũ đã giải quyết xuất sắc và trọn vẹn bài toán truyền thông linh hoạt, thích ứng cao trong các hệ thống phức hợp thông qua 5 đóng góp học thuật và kỹ thuật cốt lõi:

  1. Đề xuất thành công giải thuật cập nhật thông tin định tuyến thích nghi động cho mạng trên chip 2D-Mesh, giải quyết triệt để 3 kịch bản nút mạng bị cô lập (trên đoạn thẳng, tại góc rẽ, lân cận góc rẽ) mà không gây Deadlock/Livelock.
  2. Thiết kế hoàn chỉnh vi kiến trúc bộ định tuyến tái cấu hình RNoC ở mức chuyển dịch thanh ghi (RTL), xử lý luồng gói tin flit 34-bit với trường định tuyến PTT 18-bit tinh gọn.
  3. Hiện thực hóa và kiểm chứng thành công thiết kế vi mạch trên tiến trình công nghệ bán dẫn tiêu chuẩn CMOS 130nm của GlobalFoundries, chứng minh mức tăng diện tích phần cứng không đáng kể (chỉ $6.8%$) cùng tần số vận hành vượt trên 500 MHz.
  4. Xây dựng nền tảng mô hình hóa và mô phỏng đa tầng tích hợp C++, SystemC (TLM) và VHDL (RTL), cung cấp công cụ kiểm chuẩn hiệu năng truyền thông toàn diện và tốc độ cao.
  5. Xác lập hệ thống dữ liệu thực nghiệm chuẩn mực về độ trễ, thông lượng và khả năng chịu lỗi dưới đa dạng kịch bản tải lưu lượng mạng.

Công trình không chỉ mở ra 3 hướng nghiên cứu học thuật then chốt (3D-RNoC, an ninh truyền thông phần cứng, và vi kiến trúc tự thích ứng thông minh) mà còn tạo dựng một cột mốc khoa học quan trọng, khẳng định năng lực nghiên cứu đỉnh cao và khả năng hội nhập quốc tế sâu rộng của ngành kỹ thuật vi điện tử Việt Nam trong kỷ nguyên công nghệ bán dẫn toàn cầu.