Tổng quan về luận án

Sự bùng nổ của cuộc cách mạng công nghiệp lần thứ tư và công nghệ truyền thông không dây đã thúc đẩy mạnh mẽ sự phát triển của hệ sinh thái Internet vạn vật (IoT: Internet of Things). "Theo ước tính của Statistica, tổng số các thiết bị kết nối trên thế giới đến năm 2025 sẽ xấp xỉ 75,44 tỷ" [2]. Sự gia tăng vượt bậc này đồng thời kéo theo nguy cơ an ninh mạng và các cuộc tấn công phần cứng diễn biến phức tạp. Đặc biệt, trong lĩnh vực quốc phòng và an ninh, sự thâm nhập của linh kiện giả mạo vào chuỗi cung ứng toàn cầu đặt ra thách thức nghiêm trọng. "Năm 2020, linh kiện giả chiếm khoảng 15% trong tổng số phụ tùng và linh kiện thay thế trong biên chế trang bị của quân đội Mỹ, gây thiệt hại trên 7,5 tỷ USD/năm tương đương 11.000 việc làm trong ngành công nghiệp bán dẫn" [8]. Các giải pháp an ninh truyền thống dựa trên việc lưu trữ khóa mã trong bộ nhớ số bất biến (non-volatile digital memory) đang bộc lộ lỗ hổng trước các cuộc tấn công kênh bên (side-channel attack), tiêm mã độc phần cứng (hardware Trojan) hay sao chép cấu trúc vật lý.

Trong bối cảnh đó, luận án tiến sĩ kỹ thuật chuyên ngành Kỹ thuật điện tử (Mã số: 9 52 02 03) với tiêu đề "Nghiên cứu nâng cao hiệu năng RO PUF dùng trong bảo mật phần cứng" do nghiên cứu sinh Trần Văn Toàn thực hiện dưới sự hướng dẫn của PGS. Hoàng Văn Phúc tại Học viện Kỹ thuật Quân sự (2023) mang tính tiên phong sâu sắc. Nghiên cứu tập trung giải quyết bài toán cốt lõi: Nâng cao độ tin cậy định danh thiết bị và tính ổn định của chuỗi bit khóa mã từ Mạch tạo hàm không thể sao chép về vật lý sử dụng bộ dao động vòng (Ring Oscillator Physically Unclonable Function - RO PUF).

Khoảng trống nghiên cứu (research gap) trọng tâm nằm ở chỗ: Các sơ đồ RO PUF truyền thống chủ yếu dựa trên phép so sánh cặp tần số nhị phân thông qua hàm dấu ($f_i > f_j$), làm mất đi lượng lớn thông tin tương tự (analog characteristics), đồng thời nhạy cảm cao với biến thiên nhiệt độ môi trường và thăng giáng nguồn nuôi. Hơn nữa, các kỹ thuật ổn định dữ liệu truyền thống phụ thuộc nặng nề vào mã sửa lỗi (ECC: Error Correcting Code) và bộ giải mã BCH phức tạp, chiếm dụng nhiều tài nguyên phần cứng trên vi mạch khả trình (FPGA).

Luận án đặt ra và giải quyết 3 câu hỏi nghiên cứu (Research Questions) cùng 3 giả thuyết khoa học (Hypotheses):

  1. RQ1: Làm thế nào để trích xuất triệt để các biến thiên cục bộ ngẫu nhiên trên chip bán dẫn nhằm tạo định danh (ID) duy nhất mà không bị triệt tiêu bởi biến thiên toàn cục và nhiệt độ môi trường?
    • H1: Mô hình hóa thống kê phân rã tần số RO thành các thành phần danh định, toàn cục, cục bộ và điều kiện hoạt động cho phép tách lọc chính xác đặc trưng tĩnh của từng vi mạch.
  2. RQ2: Liệu có thể thay thế độ đo khoảng cách Hamming truyền thống bằng một không gian metric mới để tối ưu hóa tỷ lệ phân biệt trong xác thực thiết bị?
    • H2: Sử dụng độ đo khoảng cách Euclid chuẩn hóa trên vector tần số hiệu ($df$) sẽ thiết lập phân bố khoảng cách nội ($d_{\text{intra}}$) và khoảng cách tương quan ($d_{\text{inter}}$) tách biệt hoàn toàn, đưa tỷ lệ lỗi cân bằng (Equal Error Rate - EER) tiệm cận mức lý tưởng ($10^{-6} - 10^{-9}$).
  3. RQ3: Có giải pháp nào ổn định chuỗi bit trích xuất từ RO PUF cho ứng dụng mật mã mà không cần cấu trúc mã sửa lỗi ECC tiêu tốn tài nguyên?
    • H3: Sự kết hợp giữa kỹ thuật cắt bit thăng giáng, thuật toán tạo mặt nạ dữ liệu thích nghi và trích xuất phần tử cực đại tần suất sẽ tạo ra chuỗi bit ổn định 100% trong dải nhiệt độ $25^\circ\text{C} - 80^\circ\text{C}$ với chi phí phần cứng tối thiểu.

Khung lý thuyết của luận án tích hợp mô hình toán học hình thức của Maes et al. [10], lý thuyết biến thiên chế tạo chất bán dẫn CMOS sub-micron và lý thuyết thống kê đa biến. Phạm vi thực nghiệm của nghiên cứu bao quát trên 3 dòng chip FPGA của Xilinx: Spartan-3E (90 nm), Spartan-6 (45 nm) và Artix-7 (28 nm) với tập dữ liệu hàng nghìn mẫu thử nghiệm trong dải nhiệt độ từ $25^\circ\text{C}$ đến $80^\circ\text{C}$ điều khiển bởi tủ nhiệt chuyên dụng Memmert UN110.

Literature Review và Positioning

Nghiên cứu về PUF khởi nguồn từ khái niệm hàm vật lý một chiều (POF) của Pappu et al. (2002) và hàm giả ngẫu nhiên vật lý của Gassend et al. (2002) [24]. Trong hai thập kỷ qua, các dòng nghiên cứu PUF bán dẫn (Silicon PUF) phân hóa thành hai nhánh chính: PUF dựa trên trạng thái phần tử nhớ (SRAM PUF - Guajardo et al., 2007; Butterfly PUF - Kumar et al., 2008 [46]; Latch PUF - Su et al., 2008 [47]) và PUF dựa trên độ giữ chậm đường truyền (Arbiter PUF - Lee et al., 2004 [41]; Bistable Ring PUF - Chen et al., 2011 [43]; Ring Oscillator PUF - Suh & Devadas, 2007 [42]).

Trong nhánh RO PUF, các cuộc tranh luận học thuật xoay quanh hai trường phái lớn:

  • Trường phái nhị phân hóa cổ điển (Suh & Devadas, 2007; Maiti & Schaumont, 2011 [16]): Chủ trương ghép cặp các mạch dao động vòng lân cận để triệt tiêu biến thiên toàn cục và áp dụng hàm dấu để tạo chuỗi bit đáp ứng. Tuy nhiên, trường phái này bị chỉ trích vì lãng phí dung lượng entropy tương tự và tỷ lệ lỗi bit (Bit Error Rate - BER) tăng vọt khi nhiệt độ môi trường thay đổi.
  • Trường phái xử lý dữ liệu bổ trợ và mã sửa lỗi phức hợp (Maes et al., 2012 [10]; Bösch et al., 2010; Yu et al., 2016): Đề xuất tích hợp các khối Fuzzy Extractor, mã BCH, mã hóa Lehmer-Gray kết hợp Syndrome Coding để sửa lỗi bit khi trích xuất khóa bí mật. Nhược điểm lớn của hướng tiếp cận này là mức tiêu thụ tài nguyên phần cứng (LUT, Flip-Flop, BRAM) tăng theo cấp số nhân, không phù hợp cho các thiết bị IoT biên giới hạn tài nguyên.

Bên cạnh đó, các nghiên cứu định danh thiết bị như của Gu et al. (2017) [12] sử dụng kiểm định phi tham số Kolmogorov-Smirnov trên đại lượng khoảng cách vector tần số, hay nghiên cứu của Rahman et al. (2014) [15] lấy trung bình mẫu tần số hiệu nhưng lại bỏ qua quy luật biến thiên cục bộ không gian trên chip.

Luận án của NCS Trần Văn Toàn định vị chính xác tại điểm nghẽn của hai dòng tiếp cận trên. Thay vì triệt tiêu biến thiên bằng cách ghép cặp nhị phân đơn thuần hay gánh chịu chi phí phần cứng nặng nề của mã sửa lỗi ECC, luận án khai thác trực tiếp vector tần số hiệu quy chuẩn và thiết lập không gian định danh đa chiều dựa trên khoảng cách Euclid. Đồng thời, luận án phát triển các thuật toán xử lý tín hiệu số nội tại (in-situ digital signal processing) để trích xuất trực tiếp chuỗi bit ổn định.

Tiêu chí so sánh Nghiên cứu Maiti & Schaumont (2011) [16] Nghiên cứu Gu et al. (2017) [12] Luận án Trần Văn Toàn (2023)
Kiến trúc trích xuất Ghép cặp RO + Mã Lehmer-Gray + BCH Đo tần số tuyệt đối + Kiểm định Kolmogorov-Smirnov Mạch vi sai tần số hiệu ($df$) + Vector hóa đa chiều
Không gian định lượng Khoảng cách Hamming tương đối Phân bố xác suất đại lượng biến ngẫu nhiên $Q$ Không gian metric Euclid chuẩn hóa
Cơ chế ổn định bit Mã sửa lỗi ECC / Helper Data Không tích hợp tạo khóa mã Cắt bit thăng giáng + Mặt nạ thích nghi + Max Frequency
Tài nguyên phần cứng Rất cao (chiếm dụng bộ giải mã BCH lớn) Trung bình (cần bộ xử lý kiểm định thống kê) Rất thấp (giảm >60% LUT/FF so với sơ đồ ECC)
Độ tin cậy nhiệt ($25^\circ\text{C}-80^\circ\text{C}$) Phụ thuộc năng lực sửa lỗi của BCH Bị suy giảm do trôi tần số toàn cục Ổn định tuyệt đối ($100%$ không lỗi bit)

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng mô hình toán học hình thức của lớp PUF do Maes et al. (2012) khởi xướng. "Lớp PUF (PUF class), ký hiệu là $\mathcal{P}$, là mô tả hoàn chỉnh của một kiểu kiến trúc PUF cụ thể... $puf_i = \mathcal{P}.\text{Create}(r_i^C)$" [10]. Luận án đóng góp về mặt lý thuyết thông qua việc phân rã mô hình tần số của một bộ dao động vòng thứ $j$ trên chip thứ $i$ thành 4 thành phần xác định: $$f_{ij}(T, V) = f_{\text{nominal}} + f_{\text{global}, i} + f_{\text{local}, ij} + f_{\text{OP}, ij}(T, V)$$ Trong đó:

  • $f_{\text{nominal}}$: Tần số dao động danh định theo thiết kế logic.
  • $f_{\text{global}, i}$: Biến thiên toàn cục của chip $i$ do độ dày lớp oxide cổng ($t_{\text{ox}}$), nồng độ pha tạp nền biến thiên giữa các phiến (wafer-to-wafer) và giữa các chip (die-to-die).
  • $f_{\text{local}, ij}$: Biến thiên cục bộ ngẫu nhiên của bộ RO thứ $j$ do thăng giáng vị trí nguyên tử pha tạp (Random Dopant Fluctuation - RDF) và độ nhám biên cổng (Line Edge Roughness - LER). Đây chính là nguồn entropy độc nhất vô nhị.
  • $f_{\text{OP}, ij}(T, V)$: Biến thiên động phụ thuộc vào nhiệt độ môi trường ($T$) và điện áp cấp nguồn ($V$).

Luận án chứng minh một mệnh đề lý thuyết then chốt: Tác động của nhiệt độ môi trường lên các bộ dao động vòng trên cùng một chip mang tính đồng pha và đồng tỷ lệ ($\partial f_{ij}/\partial T \approx \text{const}$). Do đó, phép toán lấy vi sai tần số hiệu giữa RO thứ $j$ và một RO tham chiếu ($df_{ij} = f_{ij} - f_{\text{ref}, i}$) sẽ triệt tiêu hoàn toàn thành phần biến thiên toàn cục $f_{\text{global}, i}$ và giảm thiểu thành phần nhiệt động $f_{\text{OP}}$, làm nổi bật thành phần biến thiên cục bộ $f_{\text{local}, ij}$.

Khung phân tích độc đáo

Khung phân tích của luận án kết hợp 3 trụ cột lý thuyết:

  1. Lý thuyết biến thiên vi điện tử (Semiconductor Process Variation Theory): Giải thích nguồn gốc vật lý của entropy vi mô trong cấu trúc CMOS.
  2. Lý thuyết Không gian Metric xác suất (Probabilistic Metric Space): Chuyển dịch toàn bộ việc phân tích đáp ứng PUF từ không gian rời rạc Hamming ${0, 1}^n$ sang không gian Euclid $n$-chiều $\mathbb{R}^n$.
  3. Lý thuyết Xử lý Tín hiệu Thống kê (Statistical Signal Processing): Ứng dụng các toán tử lọc thích nghi, trung bình mẫu và ước lượng hàm mật độ xác suất cực đại (Maximum Likelihood Estimation).

Vector định danh của chip được định nghĩa là vector tọa độ tần số hiệu chuẩn hóa đưa về điểm gốc 0: $$\mathbf{ID}i = [df{i,1} - \overline{df}i, df{i,2} - \overline{df}i, \dots, df{i,n} - \overline{df}i]^T$$ Khoảng cách Euclid nội ($d{\text{intra}}$) và khoảng cách Euclid tương quan ($d_{\text{inter}}$) được chuẩn hóa theo số chiều không gian $n$: $$d_{\text{Euclid}}(\mathbf{ID}_A, \mathbf{ID}B) = \sqrt{\frac{1}{n} \sum{k=1}^{n} (\mathbf{ID}_A[k] - \mathbf{ID}_B[k])^2}$$ Điều kiện biên (boundary conditions) của khung phân tích được xác lập chặt chẽ: Áp dụng cho các kiến trúc RO PUF đồng nhất về mặt layout hình học trên mảng logic khả trình FPGA, trong điều kiện tần số đo đủ lớn để khử nhiễu lượng tử hóa đếm.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Luận án tuân thủ chặt chẽ thế giới quan thực chứng (positivism paradigm), sử dụng phương pháp nghiên cứu thực nghiệm định lượng kết hợp mô hình hóa toán học. Thiết kế nghiên cứu đa tầng bậc (multi-level experimental design) bao gồm:

  • Cấp độ vật lý (Gate level): Tối ưu hóa cấu trúc vòng lặp RO gồm các cổng NOT và cổng NAND điều khiển kích hoạt.
  • Cấp độ cấu hình phần cứng (FPGA Architecture level): Sử dụng các ràng buộc vị trí (Location Constraints - LOC) và định tuyến cứng (Directed Routing - RLOC) để đảm bảo tính đối xứng tuyệt đối về đường dây truyền tín hiệu giữa các bộ RO.
  • Cấp độ xử lý số (Digital Processing level): Thiết kế máy trạng thái hữu hạn (FSM) điều khiển các bộ đếm tần số $m$-bit, bộ chọn kênh MUX $p$-bit và khối tính toán tần số vi sai.
  • Cấp độ kiểm tra môi trường (Stress Testing level): Thử nghiệm áp lực nhiệt độ có kiểm soát trong buồng nhiệt công nghiệp.

Quy trình nghiên cứu rigorous

Quy trình thu thập và xử lý dữ liệu thực nghiệm tuân thủ các tiêu chuẩn đo lường vi mạch khắt khe:

  1. Thu thập dữ liệu tần số: Sử dụng bộ đếm tần số mẫu với thời gian đếm $T_{\text{mea}}$ được chuẩn hóa, trích xuất tần số tuyệt đối $f$ và tần số hiệu $df$ của 32 bộ RO trên mỗi chip.
  2. Kiểm soát điều kiện môi trường: Sử dụng tủ sấy công nghiệp Memmert UN110 với độ chính xác nhiệt độ $\pm 0.1^\circ\text{C}$, khảo sát từ $25^\circ\text{C}$ đến $80^\circ\text{C}$ với bước tăng $5^\circ\text{C}$.
  3. Giao thức truyền dữ liệu: Toàn bộ dữ liệu được đóng gói và truyền nối tiếp qua giao diện UART chuẩn công nghiệp lên máy trạm đo lường.
  4. Phân tích độ tin cậy và giá trị đo (Validity & Reliability): Độ tin cậy tái lập của phép đo tần số đạt hệ số tương quan nội bộ $> 0.999$, độ biến thiên ngẫu nhiên tức thời được kiểm soát qua việc lấy trung bình mẫu với kích thước tập mẫu $N_{\text{sample}} = 256$.

Data và phân tích

Thiết bị và công cụ phục vụ nghiên cứu bao gồm:

  • Phần cứng: Kit phát triển FPGA Xilinx Spartan-3E XC3S500E (công nghệ 90 nm), Spartan-6 XC6SLX25 (công nghệ 45 nm), Artix-7 XC7A35T (công nghệ 28 nm).
  • Phần mềm thiết kế và mô phỏng: Xilinx ISE Design Suite 14.7, Xilinx Vivado 2019.2, Mentor Graphics ModelSim SE.
  • Phần mềm phân tích toán học: MATLAB-Simulink R2020b phục vụ tính toán phân bố thống kê, hàm mật độ xác suất và vẽ đường đặc tuyến hoạt động (Receiver Operating Characteristic - ROC).

Dữ liệu khảo sát bao gồm:

  • Tập mẫu 256 lần đo lường độc lập cho từng bộ RO tại $25^\circ\text{C}$.
  • 140 vector mẫu tần số hiệu $df$ liên tiếp (độ rộng 19-bit) phục vụ các thuật toán ổn định chuỗi bit.
  • Phân tích thống kê tham số: Ước lượng giá trị trung bình thống kê $\mu$, độ lệch chuẩn $\sigma$, tỷ số biến thiên $\sigma/\mu$, và tính toán ngưỡng phân định $d_{\text{thr}}$ tối ưu dựa trên tiêu chuẩn cực tiểu hóa tổng xác suất lỗi: $$\text{FAR}(d_{\text{thr}}) = \int_{0}^{d_{\text{thr}}} p(d_{\text{inter}}) , \mathrm{d}d, \quad \text{FRR}(d_{\text{thr}}) = \int_{d_{\text{thr}}}^{\infty} p(d_{\text{intra}}) , \mathrm{d}d$$

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Sự triệt tiêu biến thiên nhiệt bằng tần số vi sai ($df$): Thực nghiệm trên 5 chip FPGA Spartan-6 và 6 chip FPGA Spartan-3E chỉ ra rằng khi nhiệt độ tăng từ $25^\circ\text{C}$ lên $80^\circ\text{C}$, tần số tuyệt đối $f_{\text{RO}}$ giảm mạnh từ $4.5%$ đến $6.2%$ do sự suy giảm độ linh động hạt dẫn ($\mu_e, \mu_h$). Tuy nhiên, tần số hiệu $df$ giữa các bộ RO trên cùng một chip có độ lệch chuẩn $\sigma(df)$ biến thiên cực nhỏ (thấp hơn 12 đến 15 lần so với $\sigma(f_{\text{RO}})$), chứng minh tính khả thi vượt trội của việc dùng $df$ làm đại lượng trích xuất đặc trưng.
  2. Khoảng phân tách lý tưởng của độ đo Euclid: Khi áp dụng khoảng cách Euclid chuẩn hóa trên các chip Spartan-6, giá trị cực đại của khoảng cách nội chuẩn hóa $d_{\text{intra}}^{\max} \approx 3.82 \times 10^{-3}$, trong khi giá trị cực tiểu của khoảng cách tương quan $d_{\text{inter}}^{\min} \approx 18.65 \times 10^{-3}$. Khoảng cách phân tách (separation margin) giữa hai phân bố đạt biên độ an toàn tuyệt đối, loại bỏ hoàn toàn hiện tượng giao thoa phân bố (distribution overlap) vốn là nguyên nhân gây lỗi nhận dạng trong độ đo Hamming truyền thống.
  3. Hiệu năng đột phá của thuật toán cắt bit thăng giáng ($N_{EX} = 14$): Với dữ liệu $df$ định dạng 19-bit, các bit bậc thấp từ 0 đến 13 chứa đựng các thăng giáng ngẫu nhiên do nhiễu nhiệt và dao động điện áp tức thời. Bằng cách loại bỏ 14 bit trọng số thấp ($N_{EX} = 14$) và kết hợp lấy trung bình mẫu số học, chuỗi bit đầu ra đạt độ ổn định $100%$ không phát sinh bất kỳ bit lỗi nào qua tất cả các chu kỳ đo.
  4. Thuật toán mặt nạ dữ liệu thích nghi (Adaptive Data Masking): Thuật toán tự động nhận diện các vị trí bit không đổi giữa các mẫu đo lường để tạo vector mặt nạ bit, cho phép trích xuất các bit ổn định có tính entropy cao mà không cần lưu trữ bảng dữ liệu phụ trợ khổng lồ.
  5. Tiết kiệm tài nguyên phần cứng vượt trội: Thiết kế đề xuất trên FPGA Xilinx Artix-7 chỉ tiêu tốn 142 LUTs và 98 Flip-Flops, tiết kiệm hơn $68%$ tài nguyên logic so với các sơ đồ RO PUF truyền thống sử dụng khối giải mã BCH (127, 64, 10).
                      SO SÁNH TỶ LỆ LỖI (EER) VÀ TÀI NGUYÊN
   10^-2 +---------------------------------------------------------+
         |                                                         |
         |  [+] Sơ đồ RO PUF Hamming cổ điển                       |
   10^-4 |      (EER ~ 10^-3, Tài nguyên trung bình)               |
E        |                                                         |
E        |                                                         |
R  10^-6 |                                  [*] Luận án đề xuất    |
         |                                      (EER < 10^-6,      |
         |  [o] Sơ đồ BCH ECC Helper Data       Tài nguyên tối ưu) |
   10^-8 |      (EER ~ 10^-6, Tài nguyên rất cao)                  |
         |                                                         |
   10^-10+---------------------------------------------------------+
         Thấp                     Trung bình                     Cao
                              Tài nguyên phần cứng

Implications đa chiều

  • Về mặt lý thuyết: Luận án chứng minh tính ưu việt của việc mô hình hóa không gian đặc trưng tương tự trong bảo mật phần cứng, mở rộng lý thuyết mật mã vật lý từ không gian rời rạc sang không gian liên tục trước khi số hóa.
  • Về mặt phương pháp luận: Thiết lập quy trình chuẩn hóa kiểm thử độ bền nhiệt của mạch PUF trên nền FPGA, tạo mẫu chuẩn cho các nghiên cứu thẩm định an toàn phần cứng tiếp theo.
  • Về mặt ứng dụng thực tiễn: Cung cấp giải pháp phần cứng gọn nhẹ để nhúng trực tiếp vào các vi điều khiển, cảm biến IoT, thiết bị bay không người lái (UAV) và các hệ thống vô tuyến quân sự, cho phép tự sinh khóa mật mã và xác thực nguồn gốc thiết bị ngay tại thời điểm khởi động.
  • Về mặt chính sách và quốc phòng: Đóng góp công cụ kỹ thuật then chốt phục vụ công tác giám định, phát hiện linh kiện điện tử giả mạo trong chuỗi cung ứng vũ khí trang bị kỹ thuật của Quân đội nhân dân Việt Nam.

Limitations và Future Research

Mặc dù đạt được những kết quả xuất sắc, luận án thẳng thắn chỉ ra các giới hạn nghiên cứu:

  1. Giới hạn nền tảng công nghệ: Các thực nghiệm mới chỉ tiến hành trên các họ FPGA của hãng Xilinx (Spartan-3E, Spartan-6, Artix-7). Chưa được kiểm chứng trên vi mạch tích hợp chuyên dụng (ASIC) hoặc các tiến trình công nghệ FinFET dưới 10 nm.
  2. Giới hạn điều kiện hoạt động: Thử nghiệm tập trung chủ yếu vào biến thiên nhiệt độ ($25^\circ\text{C} - 80^\circ\text{C}$). Ảnh hưởng của sự sụt giảm điện áp nguồn động ($\Delta V_{DD}$) ở mức khắc nghiệt và môi trường bức xạ ion hóa chưa được khảo sát chi tiết.
  3. Đánh giá an toàn trước học máy: Chưa thực hiện đánh giá toàn diện khả năng chống chịu của sơ đồ trước các kỹ thuật tấn công mô hình hóa nâng cao sử dụng mạng nơron sâu (Deep Learning Modeling Attacks).

Các hướng nghiên cứu tiếp theo được đề xuất:

  • Triển khai chế tạo và thử nghiệm mạch RO PUF đề xuất trên công nghệ vi mạch ASIC CMOS thương mại (ví dụ: TSMC 65 nm hoặc 28 nm).
  • Mở rộng thuật toán thích nghi để bù trừ đồng thời cả hai yếu tố nhiệt độ và điện áp nguồn nuôi trên chip.
  • Tích hợp chuỗi bit PUF ổn định vào các giao thức mật mã hậu lượng tử (Post-Quantum Cryptography) và sơ đồ chữ ký số nhẹ cho thiết bị IoT biên.
  • Nghiên cứu các cơ chế chống tấn công kênh bên quang học (EM & Optical Side-Channel Attacks) đối với khối trích xuất tần số vi sai.

Tác động và ảnh hưởng

Luận án tạo ra tác động học thuật và thực tiễn sâu rộng:

  • Tác động học thuật: Mở ra hướng tiếp cận mới trong xử lý tín hiệu PUF tại Việt Nam, đóng góp các bài báo chất lượng trên các tạp chí khoa học chuyên ngành uy tín thuộc danh mục Scopus/ISI và các hội nghị quốc tế chuyên ngành điện tử - viễn thông.
  • Tác động công nghiệp: Cung cấp giải pháp bảo vệ quyền sở hữu trí tuệ (IP Core Protection) cho các nhà thiết kế vi mạch FPGA thông qua cơ chế khóa mã bitstream không thể sao chép.
  • Tác động an ninh - quốc phòng: Tăng cường năng lực tự chủ công nghệ bảo mật phần cứng, ngăn ngừa nguy cơ cài cắm "cửa sau" (backdoor) hay mã độc phần cứng trong các thiết bị vi điện tử quân sự nhập khẩu.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Giới học thuật: Tiếp cận mô hình toán học giải tích phân rã tần số RO và phương pháp luận ứng dụng không gian metric Euclid trong PUF.
  • Kỹ sư thiết kế Vi mạch & Phần cứng nhúng (Hardware/FPGA Engineers): Sở hữu giải pháp kiến trúc RO PUF tiêu tốn cực ít tài nguyên (low-overhead) và các thuật toán ổn định bit trực tiếp không cần bộ giải mã ECC.
  • Các doanh nghiệp sản xuất thiết bị IoT: Ứng dụng giải pháp định danh định mức chi phí thấp để bảo vệ hàng triệu nút mạng IoT trước nguy cơ giả mạo định danh.
  • Cơ quan quản lý an toàn thông tin và Quốc phòng: Có cơ sở khoa học vững chắc để xây dựng quy chuẩn kỹ thuật kiểm định nguồn gốc và độ tin cậy của cấu kiện bán dẫn.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì?

Đó là mô hình giải tích phân rã tần số RO PUF kết hợp việc xác lập không gian định danh Euclid chuẩn hóa. Bằng cách chứng minh tính chất đồng pha nhiệt của các bộ RO trên cùng một vi mạch, luận án đã chuyển đổi bài toán xác thực từ so sánh nhị phân từng cặp sang so sánh vector khoảng cách đa chiều, chứng minh toán học rằng khoảng cách Euclid giữa các chip khác nhau luôn lớn hơn khoảng cách nội tại của cùng một chip trong mọi điều kiện nhiệt độ hoạt động.

2. Điểm cải tiến phương pháp luận so với các nghiên cứu quốc tế tiền nhiệm?

So với nghiên cứu của Maiti et al. (2011) [16] (phải dùng bảng mã Lehmer-Gray và bộ giải mã BCH phức tạp) và Gu et al. (2017) [12] (dùng kiểm định Kolmogorov-Smirnov trên đại lượng vô hướng), phương pháp của luận án trích xuất trực tiếp vector tần số hiệu $df$ đưa về gốc 0. Phương pháp này loại bỏ hoàn toàn nhu cầu về khối sửa lỗi ECC bên ngoài, giảm hơn $60%$ diện tích silicon chiếm dụng nhưng vẫn đảm bảo độ tin cậy phân biệt tuyệt đối.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất?

Phát hiện về sự ổn định bất biến của các bit bậc cao trong dữ liệu tần số hiệu $df$: Mặc dù nhiệt độ tăng mạnh từ $25^\circ\text{C}$ lên $80^\circ\text{C}$ làm thay đổi lớn tần số cơ bản của từng cổng đảo, mối quan hệ tương quan vi sai giữa các bộ RO gần như không đổi. Khi loại bỏ 14 bit nhiễu ($N_{EX}=14$), các bit còn lại duy trì độ chính xác $100%$ qua hàng nghìn chu kỳ đo mà không xuất hiện bất kỳ bit lật ngẫu nhiên nào.

4. Giao thức tái lập thực nghiệm (Replication Protocol) được cung cấp như thế nào?

Luận án mô tả chi tiết sơ đồ nguyên lý phần cứng, mã nguồn HDL (VHDL/Verilog) cấu hình trên các chip Spartan-3E, Spartan-6 và Artix-7; bản đồ gán chân (User Constraints File - UCF/XDC); thiết lập thời gian đo $T_{\text{mea}}$; quy trình giao tiếp UART máy tính; và các đoạn mã script MATLAB tính toán khoảng cách Euclid, vẽ phân bố xác suất và xác định ngưỡng $d_{\text{thr}}$.

5. Chương trình nghiên cứu 10 năm tiếp theo được định hình ra sao?

Lộ trình 10 năm mở rộng từ việc tối ưu hóa RO PUF trên FPGA sang thiết kế vi mạch tích hợp bảo mật chuyên dụng (Secure Element ASIC 28nm/7nm), tích hợp PUF làm gốc tin cậy phần cứng (Hardware Root-of-Trust) phục vụ kiến trúc máy tính an toàn, bảo vệ bộ điều khiển lượng tử và xác thực hạ tầng lưới điện thông minh quốc gia.

Kết luận

  1. Luận án đã xây dựng thành công mô hình toán học thống kê toàn diện cho tần số RO PUF, phân tách rõ nét giữa biến thiên toàn cục, biến thiên cục bộ ngẫu nhiên và ảnh hưởng của điều kiện môi trường.
  2. Đề xuất sơ đồ định danh và xác thực thiết bị mang tính đột phá dựa trên không gian khoảng cách Euclid chuẩn hóa, đạt tỷ lệ lỗi cân bằng EER lý tưởng và vượt trội so với các độ đo Hamming truyền thống.
  3. Phát triển thành công 3 thuật toán ổn định chuỗi bit nội tại (cắt bit thăng giáng, mặt nạ dữ liệu thích nghi, trích xuất phần tử cực đại tần suất), cho phép tạo chuỗi bit khóa mã ổn định $100%$ trong dải nhiệt độ $25^\circ\text{C} - 80^\circ\text{C}$ mà không cần mã sửa lỗi ECC.
  4. Hiện thực hóa và kiểm chứng thành công toàn bộ các thiết kế trên 3 thế hệ chip FPGA Xilinx (Spartan-3E, Spartan-6, Artix-7), chứng minh khả năng tiết kiệm tài nguyên phần cứng vượt trội (>60%).
  5. Mở ra các hướng nghiên cứu liên ngành mới giữa vi điện tử, lý thuyết thông tin và an toàn mật mã phần cứng, cung cấp giải pháp kỹ thuật cấp thiết bảo vệ chuỗi cung ứng linh kiện và chống sao chép phần cứng trong các hệ thống an ninh - quốc phòng trọng yếu.