Tổng quan về luận án

Công trình nghiên cứu tiến sĩ của tác giả Đặng Lành với tiêu đề "Nghiên cứu, xây dựng hệ thiết bị thu nhận và xử lý số liệu dựa trên kỹ thuật DSP qua ứng dụng FPGA phục vụ nghiên cứu vật lý hạt nhân thực nghiệm" (Chuyên ngành Vật lý Nguyên tử, Mã số 62.06, Viện Năng lượng Nguyên tử Việt Nam - VINATOM, dưới sự hướng dẫn khoa học của PGS. TS. Nguyễn Nhị Điền) đại diện cho bước đột phá tiên phong trong xu hướng chuyển dịch từ kỹ thuật tương tự (analog) truyền thống sang điện tử hạt nhân số (Digital Nuclear Electronics) tại Việt Nam. Bối cảnh nghiên cứu xuất phát từ yêu cầu cấp thiết về việc nâng cao độ chính xác, độ phân giải năng lượng và độ phân giải thời gian trong các phép đo phổ bức xạ ion hóa (tia X, gamma, nơtron) tại các kênh ngang của Lò phản ứng hạt nhân Đà Lạt.

Khoảng trống nghiên cứu (research gap) cốt lõi được định vị rõ nét: Các hệ đo phổ hạt nhân truyền thống chuẩn NIM (Nuclear Instrumentation Module) phụ thuộc vào chuỗi xử lý tương tự rời rạc (CSP, AMP, BLR, ADC kiểu Wilkinson hoặc xấp xỉ liên tiếp), bộc lộ hạn chế nghiêm trọng về độ hụt biên độ (ballistic deficit), suy giảm tỷ số tín hiệu trên tạp âm ($S/N$) khi hoạt động ở tốc độ đếm cao ($ICR$), trôi đường cơ bản do nhiệt và thời gian chết ($DT$) kéo dài. Mặt khác, việc phụ thuộc vào việc nhập khẩu các hệ phổ kế số thương mại đắt đỏ (như DSPEC của ORTEC hay DGF-4 của XIA) gây cản trở quyền tự chủ công nghệ hạt nhân quốc gia.

Câu hỏi nghiên cứu và các giả thuyết trọng tâm được xác lập:

  1. RQ1: Làm thế nào để giải tích và số hóa tín hiệu tức thời từ tiền khuếch đại nhạy điện tích (CSP) nhằm triệt tiêu hiện tượng méo dạng xung và hụt biên độ trong các đầu dò bán dẫn thể tích lớn?
  2. RQ2: Kiến trúc phần cứng FPGA kết hợp thuật toán VHDL nào có thể thay thế toàn diện các khối chức năng tương tự phức tạp, tạo ra bộ phân tích đa kênh (MCA) tích hợp tốc độ cao với mức tiêu thụ năng lượng thấp?
  3. Hypothesis 1 (H1): Việc áp dụng thuật toán khử tích chập trong cửa sổ động (Moving Window Deconvolution - MWD) trong miền số rời rạc sẽ tái cấu trúc chính xác điện tích nguyên thủy của sự kiện tương tác bức xạ và tối ưu hóa đáp ứng xung hữu hạn (FIR).
  4. Hypothesis 2 (H2): Cấu trúc đường ống số (digital pipeline) song song tách biệt giữa kênh nhanh (fast channel) để chống chồng chập ($PUR$) và kênh chậm (slow channel) để lọc hình thang cân sẽ mang lại độ phân giải năng lượng ($FWHM$) tương đương các thiết bị thương mại cao cấp chuẩn quốc tế.

Khung lý thuyết của công trình tích hợp lý thuyết xử lý tín hiệu số (Oppenheim & Schafer), giải thuật tạo dạng xung số hình thang (Jordanov & Knoll, 1994) và kỹ thuật khử tích chập MWD (Georgiev & Gast, 1993). Quy mô nghiên cứu bao gồm việc thiết kế - chế tạo hoàn chỉnh ba mô-đun phần cứng: FPGA-MCA8K (8192 kênh trên nền Altera EPM7160E), DSP-MCA1K (1024 kênh trên nền Xilinx Spartan-3 XC3S400), DSP-MCA8K (8192 kênh trên nền Xilinx Spartan-3 XC3S500), cùng hệ đo đếm nơtron sử dụng vi điều khiển EZ-USB kết hợp ống đếm $^{3}\text{He}$ trên kênh ngang số 4 Lò phản ứng Đà Lạt. Ý nghĩa nghiên cứu mang tính bước ngoặt khi lần đầu tiên làm chủ toàn diện từ thuật toán toán học, mã nguồn VHDL, thiết kế mạch phần cứng đa lớp đến phần mềm thu nhận - phân tích phổ chuyên dụng trên máy tính.

Literature Review và Positioning

Lịch sử phát triển thiết bị điện tử hạt nhân trên thế giới ghi nhận sự tiến hóa qua ba thế hệ:

  1. Thế hệ tương tự (Analog Pulse Shaping - APS): Thịnh hành từ thập niên 1970–1990 với các chuẩn NIM kinh điển của ORTEC và Canberra. Các nghiên cứu kinh điển của Goulding (1972) và Fairstein (1975) định hình việc định dạng xung bằng mạch lọc bán Gauss ($CR\text{-}RC^n$). Tuy nhiên, cấu trúc này giới hạn nghiêm trọng ở đáp ứng xung vô hạn (IIR), gây đuôi xung kéo dài, độ hụt biên độ không thể khắc phục khi thời gian thu gom điện tích trong đầu dò Germanium siêu tinh khiết (HPGe) biến thiên.
  2. Thế hệ bán số hóa: Xuất hiện vào thập niên 1990 với việc sử dụng ADC lấy mẫu sau khi tín hiệu đã qua các tầng khuếch đại và định dạng tương tự (Knoll, 1999). Phương pháp này vẫn chịu ảnh hưởng bởi sai số nhiệt, phi tuyến của các tầng tương tự tiền định dạng.
  3. Thế hệ xử lý xung số toàn phần (Digital Pulse Processing - DPP): Khởi xướng bởi Georgiev & Gast (1993), Jordanov & Knoll (1994), và được thương mại hóa qua các hệ thống tiêu biểu như DSPEC (ORTEC, Oak Ridge) hay DGF-4 (X-ray Instrumentation Associates - XIA, Lakatos et al., 2000). Luồng nghiên cứu này chuyển đổi số tín hiệu trực tiếp sau tầng tiền khuếch đại hoặc sau tầng tiền xử lý tương tự (APP), áp dụng các bộ lọc số FIR thời gian thực để tạo xung hình thang hoặc tam giác.

Cuộc tranh luận học thuật sâu sắc tồn tại giữa hai trường phái:

  • Trường phái tạo dạng tương tự: Bảo vệ quan điểm mạch tương tự có dải động tần số cao tự nhiên và không chịu lỗi lượng tử hóa ($q(n)$) của ADC.
  • Trường phái xử lý xung số (DPP): Chứng minh rằng việc đưa ADC lên sát đầu vào kết hợp thuật toán MWD sẽ chuyển đổi các sai số ngẫu nhiên thành tạp âm thống kê có thể lọc bỏ qua phép lấy trung bình trượt, mang lại độ tuyến tính vi phân ($DNL$) và tích phân ($INL$) vượt trội.

Về mặt định vị trong y văn quốc tế và trong nước:

  • So với các công trình quốc tế như hệ DP5 của Amptek hay DSPEC-jr 2.0 của ORTEC, nghiên cứu này không chỉ dừng lại ở ứng dụng mà tự chủ hoàn toàn cấu trúc lõi IP (IP core) trên FPGA Spartan-3 mà không dùng chip DSP ASIC đóng gói sẵn.
  • So với các nghiên cứu trong nước trước đó tại Viện Nghiên cứu Hạt nhân (như hệ phổ kế triệt Compton của Nguyễn Nhị Điền et al., 1990; hệ cộng biên độ xung trùng phùng SACP của Phạm Đình Khang et al., 1995; hay các MCA ghép cổng song song ISA của tác giả giai đoạn 2000–2004), công trình này tạo ra bước nhảy vọt khi loại bỏ hoàn toàn các khối mạch NIM cồng kềnh, chuyển dịch toàn bộ logic xử lý sang miền số thời gian thực trên FPGA.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Nghiên cứu mở rộng sâu sắc lý thuyết biến đổi và xử lý tín hiệu hạt nhân qua ba luận điểm nền tảng:

[Ngõ ra CSP] ---> [Tầng APP: Lọc cao qua τ=3.2µs + Dịch DC] 
                 ---> [ADC nhanh lấy mẫu fs] 
                 ---> [Bộ HPD khử cực P-Z số] 
                 ---> [Cặp đơn vị DS(k, l): Tạo sườn và đỉnh phẳng] 
                 ---> [Bộ tích lũy MAC: Xung hình thang FIR]

  1. Hoàn thiện mô hình toán học giải tích MWD cho chuỗi xung hàm mũ rời rạc: Luận án kế thừa và phát triển phương trình khử tích chập từ tích phân hàm liên tục sang hệ phương trình toán tử rời rạc: $$U_p(t_i) = \sum_{j=1}^{i} g(j t_s) f(t_i - j t_s)$$ Dưới điều kiện hàm truyền tiền khuếch đại nhạy điện tích phản hồi điện trở (RFP) có phân rã hàm mũ $f(n) = k^n$ (với $k = e^{-\alpha T_{sm}}$), thuật toán tính điện tích thực $G(n)$ trong cửa sổ trượt độ dài $M$ được tối giản thành phương trình đệ quy chỉ gồm 3 phép tính toán học (1 phép MAC, 1 phép cộng, 1 phép trừ): $$G(n) = \sum_{j=n-M+1}^{n} g(j) = U(n) - U(n-M) + (1-k)\sum_{j=n-M}^{n-1} U(j) \quad (\forall n \ge z+M)$$ Đóng góp này giải quyết bài toán nghẽn cổ chai tính toán thời gian thực, cho phép một vi mạch FPGA phổ thông có thể thực thi xử lý xung ở tần số lấy mẫu hàng chục MHz.

  2. Xác lập lý thuyết bù trừ cực - không (Pole-Zero Cancellation) hoàn toàn trong miền số: Khối khử tích chập lọc cao qua (High Pass Deconvolution - HPD) được mô hình hóa toán học với hệ số khử $M = [\exp(T_{sm}/\tau) - 1]^{-1} \approx \tau/T_{sm}$. Luận án chứng minh rằng việc kết hợp tầng HPD số với cấu trúc trừ - làm chậm ($DS$) cho phép biến đổi triệt để dạng xung hàm mũ đuôi dài $IIR$ thành xung hình thang $FIR$ có đỉnh phẳng đối xứng, triệt tiêu 100% hiệu ứng dịch đường cơ bản do chồng chập đuôi xung.

  3. Cơ sở lý thuyết về phân tách kênh kép Fast/Slow: Xác lập mô hình toán học tối ưu hóa đa mục tiêu: Kênh nhanh ($t_{peak} = 100\text{ ns} - 400\text{ ns}$) tối ưu hóa cho miền thời gian nhằm đo tốc độ đếm vào thực ($ICR$) và kích hoạt logic chống chồng chập ($PUR$); Kênh chậm ($t_{peak} = 2.4\text{ }\mu\text{s}$) tối ưu hóa cho miền tần số nhằm thu được diện tích đỉnh hấp thụ toàn phần với độ phân giải năng lượng cao nhất.

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liên ngành ba trụ cột lý thuyết: (1) Lý thuyết tương tác bức xạ hạt nhân với vật chất bán dẫn (Knoll), (2) Lý thuyết biến đổi hệ thống tuyến tính bất biến theo thời gian ($LTI$) và giải thuật số rời rạc (Oppenheim), (3) Lý thuyết thiết kế kiến trúc máy tính và mạch tích hợp số khả trình (VHDL/FPGA).

Khối chức năng Bản chất thuật toán / Mạch Mục tiêu kỹ thuật Điều kiện biên (Boundary Conditions)
Bộ tiền xử lý tương tự (APP) Mạch lọc thụ động cao qua ($CR$ với $\tau = 3.2\text{ }\mu\text{s}$), tầng dịch mức $DC$, khuếch đại thô ($CG$) Khớp dải động tín hiệu ngõ vào CSP với dải điện áp $ADC$ ($0 - 1\text{ V}$ hoặc $0 - 2\text{ V}$) Thời hằng $\tau$ phải cố định chính xác ở $3.2\text{ }\mu\text{s}$; chống bão hòa tầng đầu
Bộ tạo dạng xung số (DPS) Chuỗi nối tiếp hai đơn vị Trừ - Làm chậm ($DS_k, DS_l$) và bộ tích lũy ngõ ra Tổng hợp xung hình thang/tam giác với độ dốc sườn $k$ và độ rộng đỉnh phẳng $ l - k
Hồi phục đường cơ bản (BLR) Tính chất đáp ứng xung hữu hạn ($FIR$) triệt tiêu đuôi xung Tự động đưa tín hiệu về mức tham chiếu sau mỗi sự kiện mà không cần mạch kẹp tương tự Hoạt động chính xác khi tốc độ đếm $ICR$ không vượt quá giới hạn băng thông logic
Logic chọn lọc xung ($PUR/RTD$) So sánh ngưỡng kép độc lập và mạch phân biệt thời gian tăng Loại bỏ các sự kiện xảy ra trong khoảng thời gian phân giải đỉnh $\Delta t < t_{rise} + t_{flat}$ Ngưỡng kênh nhanh phải được đặt sát trên mức nền tạp âm trắng tần số cao

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu tuân thủ chặt chẽ thế giới quan thực chứng luận kỹ nghiệm (Empirical Positivism) và chủ nghĩa hiện thực phản biện (Critical Realism), lấy việc kiểm chứng thực nghiệm định lượng trên các chùm bức xạ chuẩn làm thước đo chân lý khoa học. Thiết kế nghiên cứu đa tầng (Multi-level experimental design) bao gồm:

  • Tầng 1 - Thiết kế cấu trúc vi mạch số (RTL Level): Mô tả phần cứng bằng ngôn ngữ VHDL trên nền tảng Xilinx ISE và sơ đồ ghép nối cổng logic trên Altera Max+Plus II.
  • Tầng 2 - Tích hợp hệ thống phần cứng (Board Level): Thiết kế bo mạch in đa lớp ($PCB$) cao tốc, phân tách nghiêm ngặt miền mass tương tự ($AGND$) và mass số ($DGND$), tích hợp bộ chuyển đổi ADC nhanh, bộ nhớ DPRAM và giao tiếp vi điều khiển Cypress EZ-USB FX2.
  • Tầng 3 - Tầng phần mềm và thuật toán ứng dụng (Software Level): Xây dựng gói phần mềm MCANRI bằng Visual C++ hướng đối tượng và DSPMCA bằng LabVIEW, tích hợp thuật toán khớp đỉnh Gauss phi tuyến (Levenberg-Marquardt / Least Squares) và thuật toán định chuẩn hiệu suất Genie-2000.

Quy trình nghiên cứu rigorous

Quy trình thu thập và xử lý tín hiệu thực nghiệm được chuẩn hóa qua các bước nghiêm ngặt:

[Đầu dò HPGe / Nguồn chuẩn] 
     │
     ▼
[Bộ tiền xử lý APP] ──► [Biến đổi A/D 12-bit / 14-bit]
     │
     ▼
[FPGA Core: Xử lý VHDL MWD & DPP song song]
     │
     ├─► Kênh Nhanh (Fast Filter): Đo ICR, PUR, RTD
     └─► Kênh Chậm (Slow Filter): Tạo xung hình thang, Lọc FIR
     │
     ▼
[Bộ nhớ DPRAM & Giao tiếp EZ-USB FX2]
     │
     ▼
[Phần mềm PC: MCANRI (VC++) / DSPMCA (LabVIEW)]
     │
     ▼
[Khớp đỉnh Gauss, Định chuẩn năng lượng, Tính DNL/INL, Kiểm định Chi-square]
  1. Thiết lập chuỗi đo và kiểm định thiết bị: Hệ thống được thử nghiệm đối chứng trực tiếp với hệ chuẩn quy chiếu quốc tế RSS (Reference Set-up System) là bộ phổ kế số thương mại DSPEC (ORTEC) nhập khẩu từ Hoa Kỳ.
  2. Kỹ thuật tam giác đạc (Triangulation):
    • Tam giác đạc phương pháp: Đối chứng giữa phương pháp số hóa trực tiếp và phương pháp lọc tương tự truyền thống NIM.
    • Tam giác đạc dữ liệu: Kiểm tra phổ trên 3 nguồn đồng vị chuẩn bức xạ gamma đơn/đa năng lượng ($^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$) và chùm nơtron nhiệt thực tế tại kênh ngang số 4 Lò phản ứng Đà Lạt.
  3. Đảm bảo độ tin cậy và độ giá trị:
    • Kiểm tra độ chuẩn xác thống kê đếm thông qua kiểm định Chi-bình phương ($\chi^2$) theo phân bố Poisson ở các mức tin cậy $p > 0.05$.
    • Xác định độ phân giải năng lượng thực tế thông qua độ rộng nửa chiều cao cực đại ($FWHM$) trên các đỉnh năng lượng then chốt: $661.7\text{ keV}$ ($^{137}\text{Cs}$), $1173.2\text{ keV}$ và $1332.5\text{ keV}$ ($^{60}\text{Co}$).

Data và phân tích

Phép phân tích số liệu thực nghiệm được xử lý bằng các công cụ toán - tin học chuyên dụng:

  • Độ phi tuyến vi phân ($DNL$) và tích phân ($INL$): Được xác định bằng phương pháp máy phát xung ngẫu nhiên (RPG) quét đều trên toàn thang đo 8192 kênh và phương pháp hồi quy tuyến tính.
  • Khớp phổ gamma phức tạp: Định chuẩn năng lượng đa thức bậc hai: $$E(i) = a_0 + a_1 \cdot i + a_2 \cdot i^2$$ Khớp 10 đỉnh năng lượng chuẩn từ nguồn $^{152}\text{Eu}$ (từ $121.8\text{ keV}$ đến $1408.0\text{ keV}$) để xây dựng đường cong hiệu suất ghi đầu dò.

Phát hiện đột phá và implications

Những phát hiện then chốt

Trích dẫn từ văn bản gốc chứng minh: "Phương pháp MWD cho phép thực hiện các bộ lọc tạo dạng xung hỗ trợ sự cân bằng tốt nhất giữa tạp âm, thời gian phân giải và độ hụt biên độ, tức là sự thỏa hiệp tối ưu giữa việc đạt được tỷ số S/N tốt nhất hoạt động ở các tốc độ đếm cao nhưng không giảm độ phân giải..."

Công trình mang lại 4 phát hiện thực nghiệm đột phá với số liệu minh chứng thuyết phục:

  1. Hiệu năng tuyến tính vượt bậc của bộ DSP-MCA8K chế tạo nội địa: Kết quả kiểm tra độ phi tuyến vi phân ($DNL$) và tích phân ($INL$) của khối DSP-MCA8K ghi nhận:

    • Độ phi tuyến vi phân: $|DNL| < \pm 0.8%$ trên toàn dải $8K$ kênh đo.
    • Độ phi tuyến tích phân: $|INL| < \pm 0.05%$. Các chỉ số này hoàn toàn tương đương với hệ thương mại DSPEC của ORTEC ($|DNL|{\text{DSPEC}} \approx \pm 0.75%$, $|INL|{\text{DSPEC}} \approx \pm 0.04%$), vượt trội so với các hệ MCA tương tự truyền thống ($DNL > \pm 2%$).

  2. Triệt tiêu hoàn toàn hiện tượng trôi đường cơ bản ở tốc độ đếm cao: Trích dẫn từ văn bản gốc: "Do hàm truyền của DPP có đáp ứng xung hữu hạn (FIR) nên sau khi xung truyền qua đường ống xử lý, hàm truyền không tác động đến ngõ ra dẫn đến độ ổn định BL được nâng lên rõ rệt ở các tốc độ đếm cao." Thực nghiệm đo với nguồn $^{137}\text{Cs}$ và $^{60}\text{Co}$ ở tốc độ đếm biến thiên từ $1.000\text{ cps}$ đến trên $50.000\text{ cps}$ cho thấy vị trí đỉnh kênh năng lượng $1332.5\text{ keV}$ của $^{60}\text{Co}$ có độ dịch chuyển $\Delta \text{Channel} < 0.2\text{ kênh}$, chứng minh khả năng tự hồi phục đường cơ bản hoàn hảo của bộ lọc FIR hình thang.

  3. Độ phân giải năng lượng đạt chuẩn quốc tế của đầu dò HPGe kết hợp DSP-MCA8K: Khi kết nối với đầu dò bán dẫn Germanium siêu tinh khiết thể tích lớn ($113\text{ cm}^3$), khối DSP-MCA8K chế tạo lần 2 đạt độ phân giải:

    • Đỉnh $1332.5\text{ keV}$ ($^{60}\text{Co}$): $FWHM = 1.88\text{ keV}$ (so với hệ DSPEC đạt $1.85\text{ keV}$).
    • Đỉnh $661.7\text{ keV}$ ($^{137}\text{Cs}$): $FWHM = 1.35\text{ keV}$ (so với hệ DSPEC đạt $1.32\text{ keV}$). Độ lệch tỷ số diện tích đỉnh trên phông ($P/B$) giữa hệ SUT (thiết bị chế tạo) và hệ RSS (chuẩn DSPEC) nhỏ hơn $1.5%$.

  4. Khả năng ghi nhận đồng thời sự kiện trên kênh nơtron nhiệt: Hệ thống đếm nơtron đa kênh dùng vi điều khiển EZ-USB kết hợp ống đếm tỉ lệ $^{3}\text{He}$ thử nghiệm thành công tại kênh ngang số 4 Lò phản ứng hạt nhân Đà Lạt. Phổ phân bố biên độ xung nơtron nhiệt bộc lộ rõ đỉnh hấp thụ toàn phần của phản ứng $^{3}\text{He}(n, p)^{3}\text{H}$ ($Q = 764\text{ keV}$) với tỷ số tín hiệu trên phông bức xạ gamma kèm theo đạt mức tối ưu, chứng minh tính đa năng của kiến trúc phần cứng đã phát triển.

Implications đa chiều

  • Về mặt lý thuyết: Chứng minh tính đúng đắn của việc ứng dụng toán tử MWD trong việc giải mã đáp ứng xung không hoàn hảo của đầu dò bán dẫn; cung cấp luận cứ thực nghiệm khẳng định ưu thế tuyệt đối của bộ lọc FIR số so với bộ lọc IIR tương tự trong vật lý hạt nhân.
  • Về phương pháp luận: Thiết lập quy trình chuẩn mực từ thiết kế mô phỏng thuật toán trên máy tính đến hiện thực hóa thành thực thể số (entity) trong FPGA bằng VHDL, mở đường cho việc số hóa các hệ đo phức tạp hơn như hệ phổ kế trùng phùng gamma - gamma ($\gamma\text{-}\gamma$ coincidence) và phổ kế cộng biên độ xung (SACP).
  • Về ứng dụng thực tiễn: Trích dẫn văn bản gốc: "Tự nghiên cứu phát triển nhằm từng bước nội địa hóa các hệ điện tử chuyên dụng đã hoặc chưa có thương mại hóa là nhu cầu thực tế." Công trình giúp tiết kiệm hơn $70%$ kinh phí trang bị thiết bị so với nhập ngoại, giảm kích thước vật lý của hệ đo từ một tủ máy NIM cồng kềnh xuống một mô-đun nhỏ gọn giao tiếp qua USB, đồng thời giảm điện năng tiêu thụ xuống dưới $5\text{ W}$.
  • Về chính sách khoa học: Cung cấp cơ sở thực tiễn để các viện nghiên cứu và trường đại học chuyển đổi toàn diện chương trình đào tạo và nghiên cứu thực nghiệm sang công nghệ DSP-FPGA.

Limitations và Future Research

Nghiên cứu thẳng thắn thừa nhận các giới hạn nội tại:

  1. Giới hạn phần cứng thế hệ vi mạch: Luận án sử dụng các dòng FPGA Xilinx Spartan-3 (XC3S400, XC3S500) và Altera EPM7160E với dung lượng phần tử logic ($LE/CLB$) và khối RAM nhúng còn hạn chế, khiến việc nâng cao số kênh phân tích lên $16K$ hoặc nhúng các thuật toán phân tích dạng xung ($PSA$) phức tạp thời gian thực gặp rào cản tài nguyên.
  2. Tốc độ lấy mẫu ADC: Tầng chuyển đổi ADC trong nghiên cứu đạt tần số lấy mẫu ở mức trung bình cao; chưa áp dụng các dòng ADC siêu tốc ($> 250\text{ MSPS}$, $16\text{-bit}$) do hạn chế về linh kiện trong nước tại thời điểm 2013.
  3. Cấu hình trùng phùng số: Mới dừng lại ở thiết kế nguyên tắc cho hệ trùng phùng số "sự kiện - sự kiện" và thử nghiệm từng khối đơn lẻ, chưa hoàn thiện toàn bộ hệ thống trùng phùng $\gamma\text{-}\gamma$ đa đầu dò tích hợp trên một bo mạch duy nhất.

Chương trình nghiên cứu tiếp nối (Future Agenda):

  • Nâng cấp phần cứng lên các dòng FPGA cao cấp thế hệ mới (Xilinx Zynq-7000 SoC hoặc Kintex-7) tích hợp lõi xử lý ARM cứng để thực hiện thuật toán vừa trên phần cứng vừa trên hệ điều hành nhúng Linux.
  • Hiện thực hóa thuật toán phân tách dạng xung ($PSA$) để tách biệt bức xạ nơtron và gamma trong các đầu dò nhấp nháy lỏng (liquid scintillator) hoặc đầu dò stilbene.
  • Xây dựng hệ thống thu thập số liệu đa kênh song song (Multi-parameter Data Acquisition System) phục vụ các thí nghiệm vật lý hạt nhân cấu trúc sâu tại Lò phản ứng Đà Lạt và các máy gia tốc hạt trong tương lai.

Tác động và ảnh hưởng

  • Tác động học thuật: Đặt nền móng kỹ thuật điện tử hạt nhân số tại Viện Năng lượng Nguyên tử Việt Nam; mở ra hướng nghiên cứu mới về xử lý tín hiệu số trong vật lý hạt nhân thực nghiệm với tiềm năng trích dẫn cao trong các tạp chí chuyên ngành vật lý, hạt nhân và đo lường điện tử.
  • Tác động đến ngành hạt nhân và R&D: Chế tạo thành công các thiết bị đo phổ phục vụ trực tiếp công tác bảo dưỡng, khai thác chùm nơtron tại Lò phản ứng hạt nhân Đà Lạt; ứng dụng trong quan trắc phóng xạ môi trường, phân tích kích hoạt nơtron ($NAA$) và kiểm soát an toàn bức xạ công nghiệp.
  • Tác động đào tạo: Đóng góp bộ công cụ thực nghiệm và giáo trình chuyên sâu cho Trung tâm Đào tạo Hạt nhân (VINATOM) và Trường Đại học Đà Lạt trong việc đào tạo thạc sĩ, tiến sĩ chuyên ngành Vật lý hạt nhân và Kỹ thuật hạt nhân.

Đối tượng hưởng lợi

  • NCS và Học viên Sau đại học: Tiếp cận toàn bộ mã nguồn VHDL, sơ đồ nguyên lý mạch phần cứng và lưu đồ thuật toán DSP để kế thừa, phát triển các hướng nghiên cứu xử lý số liệu nâng cao.
  • Các nhà khoa học vật lý thực nghiệm: Sở hữu hệ phổ kế gamma và nơtron có độ phân giải cao, ổn định, giao tiếp máy tính hiện đại để phục vụ đo đạc số liệu hạt nhân, tiết diện phản ứng và cấu trúc mức năng lượng hạt nhân.
  • Kỹ sư thiết kế thiết bị hạt nhân & Y tế hạt nhân: Áp dụng trực tiếp kiến trúc phần cứng APP-ADC-FPGA vào chế tạo các hệ phổ kế gamma cho máy SPECT, máy chụp xạ hình tuyến giáp, thiết bị đo liều bức xạ cá nhân số.
  • Các nhà quản lý chính sách khoa học: Có căn cứ thực tiễn để phê duyệt các đề án nội địa hóa thiết bị công nghệ cao, giảm thiểu phụ thuộc ngoại tệ.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và nó mở rộng lý thuyết nào?

Đóng góp độc đáo nhất là việc hoàn thiện và tối ưu hóa giải thuật khử tích chập trong cửa sổ động (MWD) của Jordanov & Knoll trong miền số rời rạc, tích hợp trực tiếp với bộ lọc số FIR hình thang cân trên phần cứng FPGA. Công trình đã mở rộng lý thuyết hệ thống tuyến tính bất biến thời gian ($LTI$) áp dụng cho đầu dò bức xạ, giải quyết triệt để bài toán bù trừ độ hụt biên độ (ballistic deficit) và trôi đường cơ bản mà lý thuyết tương tự truyền thống của Fairstein và Goulding không thể xử lý hoàn chỉnh ở tốc độ đếm cao.

2. Điểm đổi mới về mặt phương pháp luận so với ít nhất 2 nghiên cứu quốc tế trước đó?

So với hệ thống DSPEC của hãng ORTEC (Mỹ) sử dụng bộ xử lý DSP chuyên dụng dạng chip ASIC cố định, nghiên cứu này sử dụng công nghệ vi mạch logic khả trình FPGA (Xilinx Spartan-3) với mã nguồn VHDL tự xây dựng, cho phép cấu hình mềm dẻo các tham số lọc ($k, l, M$) qua phần mềm mà không cần thay đổi phần cứng. So với hệ DGF-4 của hãng XIA (Mỹ) có giá thành rất cao và cấu trúc đóng kín, phương pháp luận của luận án cho phép tích hợp toàn bộ chuỗi tiền xử lý tương tự (APP), biến đổi ADC và lõi logic MCA 8K kênh trong một thiết bị nội địa hóa chi phí thấp, tối ưu hóa mức tiêu thụ điện năng ($< 5\text{ W}$) và độ trễ xử lý đường ống.

3. Phát hiện thực nghiệm nào gây bất ngờ nhất và bằng chứng dữ liệu hỗ trợ?

Phát hiện bất ngờ nhất là việc hệ DSP-MCA8K tự chế tạo đạt được độ ổn định đường cơ bản và độ phân giải năng lượng tại đỉnh $1332.5\text{ keV}$ của $^{60}\text{Co}$ ($FWHM = 1.88\text{ keV}$) và đỉnh $661.7\text{ keV}$ của $^{137}\text{Cs}$ ($FWHM = 1.35\text{ keV}$), tiệm cận gần như tuyệt đối ($> 98.4%$) chất lượng phổ của hệ đo thương mại cao cấp DSPEC ($1.85\text{ keV}$ và $1.32\text{ keV}$). Điều này chứng minh rằng việc thiết kế mạch tương tự tiền xử lý (APP) chuẩn xác kết hợp với thuật toán lọc số thời gian thực hoàn toàn có thể bù đắp các hạn chế về linh kiện phổ thông trong nước.

4. Luận án có cung cấp quy trình nhân bản (Replication Protocol) hoàn chỉnh không?

Có. Luận án cung cấp quy trình nhân bản vô cùng chi tiết và minh bạch tại các phần phụ lục: Toàn bộ sơ đồ nguyên lý mạch điện tử (Phụ lục E); Hướng dẫn lập trình FPGA trên môi trường Max+Plus II và ISE (Phụ lục A); Toàn bộ mã nguồn VHDL cho hệ phổ kế DSP-MCA8K (Phụ lục C); Mã nguồn chương trình thu nhận phổ MCANRI bằng Visual C++ (Phụ lục D); cùng thuật toán chi tiết định chuẩn năng lượng và hiệu suất đỉnh hấp thụ theo Genie-2000 (Phụ lục B).

5. Kế hoạch nghiên cứu 10 năm được phác thảo như thế nào?

Kế hoạch nghiên cứu dài hạn tập trung vào ba hướng chiến lược: (1) Phát triển hệ phổ kế trùng phùng số đa thông số ghi nhận "sự kiện - sự kiện" cho nghiên cứu sơ đồ phân rã hạt nhân phức tạp; (2) Thiết kế hệ thu thập số liệu đa kênh tốc độ cao phục vụ các kênh đo bức xạ thời gian thực tại Lò phản ứng hạt nhân Đà Lạt và dự án Trung tâm Nghiên cứu Khoa học Công nghệ Hạt nhân mới; (3) Ứng dụng công nghệ DSP-FPGA vào chế tạo các thiết bị hạt nhân phục vụ y tế, công nghiệp và an ninh bức xạ quốc gia.

Kết luận

Luận án tiến sĩ của tác giả Đặng Lành đã hoàn thành xuất sắc toàn bộ các mục tiêu đặt ra, đánh dấu một cột mốc trưởng thành vượt bậc của ngành điện tử hạt nhân Việt Nam với các đóng góp cốt lõi:

  1. Nghiên cứu, làm chủ và ứng dụng thành công kỹ thuật xử lý xung số (DPP) và thuật toán khử tích chập cửa sổ động (MWD) trong ghi-đo bức xạ hạt nhân.
  2. Thiết kế, chế tạo hoàn chỉnh các khối điện tử chức năng cao cấp: FPGA-MCA8K, DSP-MCA1K, DSP-MCA8K và hệ đo đếm nơtron đa kênh.
  3. Phát triển toàn diện hệ thống phần mềm nhúng VHDL trên FPGA, vi chương trình Keil C51 cho vi điều khiển EZ-USB và phần mềm điều khiển - phân tích phổ chuyên nghiệp MCANRI (Visual C++), DSPMCA (LabVIEW).
  4. Kiểm định thực nghiệm nghiêm ngặt trên chùm nơtron Lò phản ứng Đà Lạt và các nguồn chuẩn quốc tế ($^{60}\text{Co}$, $^{137}\text{Cs}$, $^{152}\text{Eu}$), khẳng định chất lượng kỹ thuật ($|DNL| < \pm 0.8%$, $|INL| < \pm 0.05%$, $FWHM \approx 1.88\text{ keV}$) tương đương thiết bị thương mại cao cấp thế giới.
  5. Mở ra con đường tự chủ công nghệ, nội địa hóa thiết bị điện tử hạt nhân chuyên dụng, tiết kiệm ngân sách quốc gia và nâng cao năng lực nghiên cứu vật lý thực nghiệm tại Việt Nam.