Luận án tiến sĩ: Giải pháp mã hóa P-LDPC nâng cao hiệu năng hệ thống MIMO cỡ lớn - Vũ Đức Hiệu (Học viện Bưu chính Viễn thông)

Mã kiểm soát lỗi (FEC / Channel Coding) bảo vệ luồng dữ liệu trước tác động tiêu cực của nhiễu kênh truyền. Mã kiểm tra chẵn lẻ mật độ thấp (LDPC) truyền thống có ma trận kiểm tra ngẫu nhiên kích thước lớn. Đặc điểm này gây khó khăn đáng kể cho việc thiết kế phần cứng giải mã tốc độ cao. Mã Protograph LDPC (P-LDPC) khắc phục triệt để nhược điểm trên nhờ kiến trúc đồ thị nguyên mẫu nhỏ gọn. Đồ thị cơ sở này chỉ chứa số lượng ít các nút biến và nút kiểm tra liên kết với nhau. Kỹ sư dễ dàng phân tích đặc tính hội tụ của mã P-LDPC trước khi thực hiện mở rộng quy mô. Cấu trúc đồ thị nguyên mẫu đảm bảo thông lượng dữ liệu cao và triệt tiêu hiện tượng sàn lỗi. P-LDPC trở thành lựa chọn lý tưởng cho các hệ thống thông tin vô tuyến băng rộng chuẩn 5G và tương lai.

Hệ thống MIMO cỡ lớn (Massive MIMO) phục vụ đồng thời nhiều người dùng trên cùng băng tần số. Số lượng anten trạm gốc tăng cao dẫn đến độ trễ xử lý tín hiệu tăng theo cấp số nhân. Kênh truyền fading không gian tạo ra mức độ can nhiễu giữa các luồng dữ liệu cực kỳ phức tạp. Thêm vào đó, mức tiêu thụ năng lượng và chi phí linh kiện phần cứng tăng mạnh khi mở rộng mảng anten. Tín hiệu thu được dễ bị méo do hiệu ứng phi tuyến và sai số lượng tử hóa. Nếu thiếu thuật toán xử lý phù hợp, hiệu năng toàn hệ thống sẽ suy giảm nghiêm trọng. Việc thiết kế mã kênh phải đồng bộ chặt chẽ với quá trình xử lý không gian anten thu phát. Mục tiêu cốt lõi là vừa duy trì tốc độ truyền dẫn cao vừa kiểm soát tối ưu năng lượng tiêu thụ trạm gốc.

Mã P-LDPC được định nghĩa thông qua ma trận cơ sở (Base matrix / Protograph matrix). Ma trận này có kích thước rất nhỏ gọn và chứa các phần tử số nguyên không âm biểu diễn số nhánh nối. Để tạo ra ma trận kiểm tra chẵn lẻ hoàn chỉnh, phương pháp sao chép mở rộng Quasi-Cyclic được áp dụng. Quá trình này sử dụng một hệ số nâng (Lifting factor / Quasi-Cyclic) ký hiệu là Z. Mỗi phần tử trong ma trận cơ sở được thay thế bằng tổng của các ma trận hoán vị vòng kích thước ZxZ. Cấu trúc Quasi-Cyclic cho phép thực hiện giải mã song song với bộ nhớ truy cập cực nhanh. Kỹ thuật này loại bỏ hoàn toàn hiện tượng xung đột đường truyền dữ liệu trong chip xử lý. Phần cứng đạt tốc độ giải mã gigabit với mức suy hao tài nguyên silicon thấp nhất.

Thuật toán lan truyền niềm tin (Belief Propagation - BP) vận hành trực tiếp trên đồ thị hai phía của kênh MIMO. Đồ thị bao gồm tập hợp các nút ký hiệu phát và các nút quan sát thu. Trong mỗi vòng lặp, các nút liên tục trao đổi thông tin tỷ số hợp lý cực đại (LLR). Nút quan sát tính toán ước lượng tín hiệu dựa trên vector nhận được và ma trận đáp ứng kênh. Nút ký hiệu cập nhật phân phối xác suất tiên nghiệm nhận từ các nút quan sát lân cận. Nhờ nguyên lý trao đổi tin nhắn xác suất, thuật toán nhanh chóng hội tụ về giá trị kỳ vọng chính xác. Kỹ thuật BP triệt tiêu hiệu quả can nhiễu đa người dùng trong môi trường tán xạ đa đường. Hiệu năng của thuật toán phát huy tối đa khi số lượng anten thu lớn hơn nhiều so với anten phát.

Các phương pháp dò tuyến tính kinh điển như MMSE đòi hỏi phép nghịch đảo ma trận kích thước lớn. Thao tác nghịch đảo này gây quá tải năng lượng khi số anten chạm ngưỡng hàng trăm phần tử. Thuật toán xấp xỉ truyền thông điệp (AMP) giảm bớt gánh nặng ma trận nhưng rất nhạy cảm với hiện tượng tương quan kênh. Ngược lại, thuật toán BP duy trì tính ổn định vượt trội trên nhiều mô hình phân tán fading khác nhau. BP loại bỏ hoàn toàn nhu cầu tính nghịch đảo ma trận phức tạp trong mỗi chu kỳ thời gian. Tỷ lệ lỗi bit của BP thấp hơn đáng kể so với MMSE ở vùng tỷ số tín hiệu trên nhiễu trung bình. Sự kết hợp giữa độ chính xác cao và kiến trúc xử lý phân tán giúp BP chiếm ưu thế trong các hệ thống thực tế.

Quá trình trao đổi thông điệp cục bộ quyết định trực tiếp tốc độ hội tụ của thuật toán BP. Tại nút quan sát, thông điệp gửi đi biểu diễn giá trị trung bình và phương sai của thành phần nhiễu cộng dồn. Các giá trị thống kê này được chuẩn hóa liên tục nhằm ngăn ngừa hiện tượng bão hòa xác suất. Tại nút ký hiệu, máy thu tích hợp các phân phối xác suất ngoại sinh từ tất cả nút quan sát liên kết. Sau đó, thông tin ngoại sinh mới được trích xuất và gửi ngược lại đồ thị theo chiều đối diện. Quy trình lặp dừng lại khi các phán đoán cứng đạt trạng thái hội tụ hoặc vượt quá số vòng lặp tối đa. Việc tối ưu hóa quy tắc cập nhật giúp giảm thiểu số phép nhân và phép chia dấu phẩy động trên phần cứng.

Biểu đồ EXIT (P-EXIT chart) là công cụ toán học chủ đạo trong quá trình phân tích và thiết kế mã P-LDPC. Công cụ này mô phỏng sự trao đổi thông tin tương hỗ giữa các nút biến và nút kiểm tra trong đồ thị. Khác với biểu đồ EXIT truyền thống, P-EXIT theo dõi thông tin tương hỗ trên từng nhánh cụ thể của ma trận cơ sở. Kỹ thuật này tính toán chính xác ngưỡng giải mã lý thuyết trong điều kiện độ dài từ mã tiến tới vô hạn. Nhờ đó, người nghiên cứu dễ dàng phát hiện các điểm nghẽn thông tin trong cấu trúc đồ thị nguyên mẫu. Việc tinh chỉnh phân bố bậc nút thông qua P-EXIT giúp đường cong truyền đạt mở rộng tối đa. Đây là bước then chốt đảm bảo mã giải mã thành công ở mức tỷ số tín hiệu trên nhiễu thấp nhất.

Ngưỡng giải mã phản ánh mức SNR tối thiểu để bộ giải mã triệt tiêu hoàn toàn lỗi bit của khối truyền. Trong kênh Massive MIMO, ngưỡng giải mã chịu tác động mạnh từ cấu trúc mảng anten và thuật toán dò sóng. Nghiên cứu ứng dụng thuật toán tìm kiếm tiến hóa kết hợp P-EXIT để tối ưu hóa từng phần tử trong ma trận cơ sở. Bậc của các nút biến và nút kiểm tra được phân bổ linh hoạt theo điều kiện kênh truyền. Quá trình tối ưu hóa giúp thu hẹp khoảng cách giữa ngưỡng giải mã thực tế và giới hạn dung năng Shannon xuống dưới 0.5 dB. Cấu trúc mã thu được duy trì tính bền vững cao trước sự biến động ngẫu nhiên của ma trận kênh. Chất lượng đường truyền luôn giữ ổn định ngay cả trong điều kiện di động tốc độ cao.

Thuật toán giải mã Min-Sum (Normalized / Offset Min-Sum) là biến thể xấp xỉ thực tế của thuật toán Sum-Product chuẩn. Thuật toán này thay thế các phép toán phi tuyến phức tạp bằng các phép so sánh tìm giá trị nhỏ nhất đơn giản. Mặc dù cấu trúc phần cứng được tối giản hóa, Min-Sum nguyên bản thường gây suy giảm nhẹ độ lợi giải mã. Để khắc phục, hệ số chuẩn hóa được tích hợp vào thuật toán Normalized Min-Sum nhằm hiệu chỉnh biên độ tin nhắn LLR. Biến thể Offset Min-Sum trừ đi một hằng số dương cố định để giảm thiểu sai số ước lượng thông tin kiểm tra. Kết quả phân tích cho thấy Normalized Min-Sum đạt hiệu năng gần tương đương thuật toán Sum-Product chuẩn. Mức tiết kiệm năng lượng và diện tích vi mạch đạt trên 40% so với giải mã thông thường.

Kiến trúc JIDD liên kết bộ dò tín hiệu BP và bộ giải mã P-LDPC trên một giản đồ Tanner mở rộng duy nhất. Bộ dò tín hiệu tính toán tỷ số LLR tiên nghiệm từ kênh truyền và chuyển giao sang bộ giải mã LDPC. Bộ giải mã thực hiện các vòng lặp kiểm tra chẵn lẻ cục bộ để cập nhật độ tin cậy của các bit. Sau đó, thông tin ngoại sinh mới được đưa ngược lại bộ dò tín hiệu nhằm loại bỏ can nhiễu còn sót lại. Quá trình trao đổi dữ liệu hai chiều lặp lại liên tục cho đến khi toàn bộ từ mã thỏa mãn phương trình kiểm tra. Mô hình máy thu thống nhất này tận dụng tối đa độ dư thừa của mã hóa kênh để hỗ trợ quá trình tách sóng không gian đa anten.

Việc lắp đặt bộ biến đổi tương tự - số (ADC) độ phân giải cao cho hàng trăm anten làm tiêu hao năng lượng quá mức. Do đó, việc sử dụng bộ ADC có độ phân giải thấp (1-3 bit) là giải pháp kinh tế tất yếu cho trạm gốc. Tuy nhiên, lượng tử hóa thô gây ra nhiễu phi tuyến nghiêm trọng làm biến dạng mạnh tín hiệu nhận được. Thuật toán JIDD được tinh chỉnh để mô hình hóa chính xác hàm truyền đạt lượng tử hóa phi tuyến của bộ ADC. Bộ dò BP tích hợp phân phối xác suất của ngưỡng lượng tử hóa vào quá trình tính toán giá trị LLR ban đầu. Mã P-LDPC được thiết kế chuyên biệt để bù đắp sự suy giảm chất lượng tín hiệu do bộ ADC gây ra. Hệ thống duy trì thông lượng cao với chi phí phần cứng tối ưu.

Hiệu năng tổng thể của giải pháp được đánh giá qua tỷ lệ lỗi bit (BER) và độ phức tạp phần cứng thực thi. Các kết quả mô phỏng số khẳng định kiến trúc JIDD kết hợp mã P-LDPC vượt trội hơn các sơ đồ truyền thống từ 2 đến 3 dB. Số vòng lặp ngoài giữa bộ dò và bộ giải mã được tối ưu ở mức 3 đến 5 vòng để hạn chế tối đa độ trễ. Cấu trúc ma trận Quasi-Cyclic cho phép thực thi xử lý tính toán song song hiệu quả trên nền tảng FPGA hoặc ASIC. Toàn bộ hệ thống đạt được sự cân bằng hoàn hảo giữa khả năng sửa lỗi, tốc độ xử lý và công suất tiêu thụ thực tế. Đây là cơ sở kỹ thuật vững chắc cho sự phát triển của các trạm gốc di động thế hệ tiếp theo.