Giải pháp tối ưu công suất tiêu thụ cho kiến trúc mạng trên chip - Luận án TS
"Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip. Đề xuất phương pháp giảm thiểu tiêu thụ năng lượng trong thiết kế mạng trên chip."
Năm xuất bản
Số trang
123
Thời gian đọc
19 phút
Lượt xem
0
Lượt tải
0
Phí lưu trữ
40 Point
Tổng quan nhanh
- Chủ đề:
- Tổng Quan Tối Ưu Công Suất Mạng Trên Chip (NoC)
- Số trang:
- 123 trang
- Trường:
- Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội
- Chuyên ngành:
- Kỹ thuật điện tử
- Tác giả:
- Phan Hải Phong
- Năm:
- 2018
Tóm tắt nội dung luận án
I.Tổng Quan Tối Ưu Công Suất Mạng Trên Chip NoC
Mạng trên chip (NoC) là kiến trúc giao tiếp trọng yếu trong các hệ thống trên chip (SoC) hiện đại. Số lượng lõi xử lý tăng cao, dẫn đến nhu cầu giao tiếp lớn. Công suất tiêu thụ của NoC trở thành yếu tố then chốt, ảnh hưởng trực tiếp đến hiệu năng và tuổi thọ pin. Tối ưu công suất giúp giảm chi phí vận hành, cải thiện độ tin cậy. Thiết kế công suất thấp là yêu cầu cấp bách. Nghiên cứu tập trung vào việc giảm thiểu năng lượng tiêu thụ cho các kiến trúc NoC. Các công nghệ VLSI hiện đại đối mặt với thách thức lớn về công suất. Cả công suất động và công suất tĩnh đều cần được quản lý hiệu quả. Công suất động phát sinh từ việc chuyển mạch, công suất tĩnh do dòng rò. Thiết kế công suất thấp đòi hỏi chiến lược toàn diện. Quản lý công suất phức tạp do sự đa dạng của luồng dữ liệu và tải làm việc. Cần có giải pháp quản lý công suất mạng linh hoạt, thích ứng. Mục tiêu là đạt được hiệu quả năng lượng mà không làm giảm hiệu suất. Các phương pháp truyền thống thường có hạn chế trong môi trường SoC phức tạp.
1.1. Tầm quan trọng của tiết kiệm năng lượng NoC
Mạng trên chip (NoC) là kiến trúc giao tiếp trọng yếu trong các hệ thống trên chip (SoC) hiện đại. Số lượng lõi xử lý tăng cao, dẫn đến nhu cầu giao tiếp lớn. Công suất tiêu thụ của NoC trở thành yếu tố then chốt, ảnh hưởng trực tiếp đến hiệu năng và tuổi thọ pin. Tối ưu công suất giúp giảm chi phí vận hành, cải thiện độ tin cậy. Thiết kế công suất thấp là yêu cầu cấp bách. Nghiên cứu tập trung vào việc giảm thiểu năng lượng tiêu thụ cho các kiến trúc NoC.
1.2. Thách thức trong quản lý công suất SoC và VLSI
Các công nghệ VLSI hiện đại đối mặt với thách thức lớn về công suất. Cả công suất động và công suất tĩnh đều cần được quản lý hiệu quả. Công suất động phát sinh từ việc chuyển mạch, công suất tĩnh do dòng rò. Thiết kế công suất thấp đòi hỏi chiến lược toàn diện. Quản lý công suất phức tạp do sự đa dạng của luồng dữ liệu và tải làm việc. Cần có giải pháp quản lý công suất mạng linh hoạt, thích ứng. Mục tiêu là đạt được hiệu quả năng lượng mà không làm giảm hiệu suất. Các phương pháp truyền thống thường có hạn chế trong môi trường SoC phức tạp.
II.Thiết Kế Mạng Trên Chip NoC Tiết Kiệm Năng Lượng
Công suất tiêu thụ trong mạch tích hợp bao gồm hai thành phần chính. Công suất động xuất hiện khi các transistor chuyển trạng thái. Yếu tố ảnh hưởng bao gồm tần số hoạt động, điện áp nguồn và dung kháng tải. Công suất tĩnh là do dòng rò qua transistor khi ở trạng thái tắt. Cả hai loại công suất đều cần được kiểm soát để đạt được thiết kế công suất thấp. Mạng trên chip, với hàng ngàn cổng logic, là thành phần tiêu thụ năng lượng đáng kể. Hiểu rõ nguồn gốc công suất là bước đầu để tối ưu hóa. Phân tích chi tiết giúp xác định các điểm nóng công suất. Nhiều kỹ thuật được áp dụng để giảm công suất. Chặn xung nhịp (clock gating) giúp vô hiệu hóa các khối không hoạt động. Thiết kế đa điện áp nguồn (multi-voltage design) cho phép các khối hoạt động ở điện áp khác nhau. Thiết kế đa điện áp ngưỡng (multi-threshold voltage design) tối ưu dòng rò. Điều khiển tỷ lệ điện áp - tần số thích nghi (Adaptive Voltage Scaling - AVS) là một giải pháp năng động. AVS điều chỉnh điện áp và tần số dựa trên tải làm việc. Mục tiêu là giảm công suất mà vẫn duy trì hiệu suất yêu cầu. Các phương pháp này đóng vai trò quan trọng trong việc tiết kiệm năng lượng NoC. Nhiều kiến trúc NoC được đề xuất với mục tiêu giảm công suất. Kiến trúc ALPIN và PSTR là ví dụ điển hình. Các mô hình điều khiển tần số - điện áp tập trung vào bộ định tuyến NoC. Bên cạnh đó, các giải pháp tích hợp OCP (Open Core Protocol) cũng hỗ trợ. Kiến trúc Producer-Consumer FIFO tối ưu luồng dữ liệu. Mỗi kiến trúc có ưu điểm riêng trong việc giảm công suất. Lựa chọn kiến trúc phụ thuộc vào yêu cầu hiệu năng và năng lượng cụ thể. Nghiên cứu tập trung vào việc cải tiến các kiến trúc hiện có.
2.1. Phân tích công suất tiêu thụ mạch tích hợp
Công suất tiêu thụ trong mạch tích hợp bao gồm hai thành phần chính. Công suất động xuất hiện khi các transistor chuyển trạng thái. Yếu tố ảnh hưởng bao gồm tần số hoạt động, điện áp nguồn và dung kháng tải. Công suất tĩnh là do dòng rò qua transistor khi ở trạng thái tắt. Cả hai loại công suất đều cần được kiểm soát để đạt được thiết kế công suất thấp. Mạng trên chip, với hàng ngàn cổng logic, là thành phần tiêu thụ năng lượng đáng kể. Hiểu rõ nguồn gốc công suất là bước đầu để tối ưu hóa. Phân tích chi tiết giúp xác định các điểm nóng công suất.
2.2. Phương pháp thiết kế công suất thấp cho NoC
Nhiều kỹ thuật được áp dụng để giảm công suất. Chặn xung nhịp (clock gating) giúp vô hiệu hóa các khối không hoạt động. Thiết kế đa điện áp nguồn (multi-voltage design) cho phép các khối hoạt động ở điện áp khác nhau. Thiết kế đa điện áp ngưỡng (multi-threshold voltage design) tối ưu dòng rò. Điều khiển tỷ lệ điện áp - tần số thích nghi (Adaptive Voltage Scaling - AVS) là một giải pháp năng động. AVS điều chỉnh điện áp và tần số dựa trên tải làm việc. Mục tiêu là giảm công suất mà vẫn duy trì hiệu suất yêu cầu. Các phương pháp này đóng vai trò quan trọng trong việc tiết kiệm năng lượng NoC.
2.3. Các kiến trúc NoC giảm công suất tiêu thụ
Nhiều kiến trúc NoC được đề xuất với mục tiêu giảm công suất. Kiến trúc ALPIN và PSTR là ví dụ điển hình. Các mô hình điều khiển tần số - điện áp tập trung vào bộ định tuyến NoC. Bên cạnh đó, các giải pháp tích hợp OCP (Open Core Protocol) cũng hỗ trợ. Kiến trúc Producer-Consumer FIFO tối ưu luồng dữ liệu. Mỗi kiến trúc có ưu điểm riêng trong việc giảm công suất. Lựa chọn kiến trúc phụ thuộc vào yêu cầu hiệu năng và năng lượng cụ thể. Nghiên cứu tập trung vào việc cải tiến các kiến trúc hiện có.
III.Mô Hình Bộ Điều Khiển Tần Số Điện Áp Cho Bộ Định Tuyến NoC
Một mô hình bộ điều khiển tần số - điện áp (F-V controller) được phát triển. Bộ điều khiển này dành riêng cho bộ định tuyến NoC. Mục tiêu là tối ưu công suất tiêu thụ bằng cách điều chỉnh năng động. Nó điều chỉnh tần số và điện áp dựa trên lưu lượng dữ liệu. Bộ định tuyến NoC là thành phần quan trọng trong kiến trúc NoC. Giảm năng lượng tại bộ định tuyến có tác động đáng kể đến toàn hệ thống. Giải pháp này góp phần vào quản lý công suất hiệu quả. Bộ điều khiển F-V thích ứng với sự thay đổi của tải. Bộ điều khiển F-V được mô hình hóa chi tiết. Nó bao gồm các khối chức năng quan trọng. Khối tính toán lưu lượng trung bình cực đại đo đạc mức độ bận. Khối tính toán biến thiên lưu lượng đánh giá sự thay đổi đột ngột. Các khối này cung cấp dữ liệu đầu vào cho quá trình điều chỉnh. Mô hình được thiết kế để phản ứng nhanh với tình trạng mạng. Triển khai dựa trên logic mờ (fuzzy logic) để xử lý dữ liệu. Logic mờ giúp đưa ra quyết định điều chỉnh linh hoạt. Hoạt động của từng khối trong bộ điều khiển được mô phỏng. Mô phỏng khối đo lưu lượng xác nhận tính chính xác. Mô phỏng khối xác định lưu lượng cực đại và biến thiên lưu lượng. Quá trình xử lý logic mờ cũng được kiểm tra kỹ lưỡng. Các mô phỏng này đảm bảo mỗi thành phần hoạt động đúng. Mô phỏng toàn diện bộ điều khiển F-V xác nhận tính năng tổng thể. Kết quả mô phỏng cho thấy khả năng điều chỉnh hiệu quả. Điều này khẳng định tiềm năng tiết kiệm năng lượng của giải pháp.
3.1. Đề xuất bộ điều khiển tần số điện áp thích ứng
Một mô hình bộ điều khiển tần số - điện áp (F-V controller) được phát triển. Bộ điều khiển này dành riêng cho bộ định tuyến NoC. Mục tiêu là tối ưu công suất tiêu thụ bằng cách điều chỉnh năng động. Nó điều chỉnh tần số và điện áp dựa trên lưu lượng dữ liệu. Bộ định tuyến NoC là thành phần quan trọng trong kiến trúc NoC. Giảm năng lượng tại bộ định tuyến có tác động đáng kể đến toàn hệ thống. Giải pháp này góp phần vào quản lý công suất hiệu quả. Bộ điều khiển F-V thích ứng với sự thay đổi của tải.
3.2. Mô hình hóa và triển khai khối điều khiển
Bộ điều khiển F-V được mô hình hóa chi tiết. Nó bao gồm các khối chức năng quan trọng. Khối tính toán lưu lượng trung bình cực đại đo đạc mức độ bận. Khối tính toán biến thiên lưu lượng đánh giá sự thay đổi đột ngột. Các khối này cung cấp dữ liệu đầu vào cho quá trình điều chỉnh. Mô hình được thiết kế để phản ứng nhanh với tình trạng mạng. Triển khai dựa trên logic mờ (fuzzy logic) để xử lý dữ liệu. Logic mờ giúp đưa ra quyết định điều chỉnh linh hoạt.
3.3. Mô phỏng hoạt động lõi của bộ điều khiển
Hoạt động của từng khối trong bộ điều khiển được mô phỏng. Mô phỏng khối đo lưu lượng xác nhận tính chính xác. Mô phỏng khối xác định lưu lượng cực đại và biến thiên lưu lượng. Quá trình xử lý logic mờ cũng được kiểm tra kỹ lưỡng. Các mô phỏng này đảm bảo mỗi thành phần hoạt động đúng. Mô phỏng toàn diện bộ điều khiển F-V xác nhận tính năng tổng thể. Kết quả mô phỏng cho thấy khả năng điều chỉnh hiệu quả. Điều này khẳng định tiềm năng tiết kiệm năng lượng của giải pháp.
IV.Đánh Giá Hiệu Quả Quản Lý Công Suất NoC Và Tiết Kiệm Năng Lượng
Để đánh giá giải pháp, sử dụng các công cụ mô phỏng chuyên dụng. ORION 3 là một mô hình hiệu quả để ước lượng năng lượng tiêu thụ cho Mạng trên chip. Phần mềm mô phỏng VNOC 2.2 cũng được sử dụng. Các công cụ này cung cấp môi trường đáng tin cậy. Chúng giúp xác định công suất tiêu thụ của toàn bộ NoC. Mô phỏng cho phép đánh giá các kịch bản lưu lượng khác nhau. Việc này rất quan trọng để xác nhận tính hiệu quả của bộ điều khiển. Đảm bảo tính khách quan và khoa học của kết quả. Bộ điều khiển tần số - điện áp được đánh giá qua mô phỏng. Thử nghiệm với các dạng lưu lượng truyền thống như UNIFORM. Cũng thực hiện đánh giá với lưu lượng SELF-SIMILAR. Kết quả cho thấy giải pháp giảm đáng kể công suất tiêu thụ. Bộ định tuyến NoC hoạt động hiệu quả hơn về năng lượng. Giải pháp quản lý công suất này mang lại lợi ích rõ rệt. Đạt được sự cân bằng giữa tiết kiệm năng lượng và hiệu suất. Luận án cung cấp bằng chứng thực nghiệm về hiệu quả của phương pháp.
4.1. Công cụ mô phỏng và ước lượng công suất NoC
Để đánh giá giải pháp, sử dụng các công cụ mô phỏng chuyên dụng. ORION 3 là một mô hình hiệu quả để ước lượng năng lượng tiêu thụ cho Mạng trên chip. Phần mềm mô phỏng VNOC 2.2 cũng được sử dụng. Các công cụ này cung cấp môi trường đáng tin cậy. Chúng giúp xác định công suất tiêu thụ của toàn bộ NoC. Mô phỏng cho phép đánh giá các kịch bản lưu lượng khác nhau. Việc này rất quan trọng để xác nhận tính hiệu quả của bộ điều khiển. Đảm bảo tính khách quan và khoa học của kết quả.
4.2. Kết quả đánh giá hiệu năng tiết kiệm năng lượng
Bộ điều khiển tần số - điện áp được đánh giá qua mô phỏng. Thử nghiệm với các dạng lưu lượng truyền thống như UNIFORM. Cũng thực hiện đánh giá với lưu lượng SELF-SIMILAR. Kết quả cho thấy giải pháp giảm đáng kể công suất tiêu thụ. Bộ định tuyến NoC hoạt động hiệu quả hơn về năng lượng. Giải pháp quản lý công suất này mang lại lợi ích rõ rệt. Đạt được sự cân bằng giữa tiết kiệm năng lượng và hiệu suất. Luận án cung cấp bằng chứng thực nghiệm về hiệu quả của phương pháp.
Mục lục chi tiết luận án
Tải xuống file đầy đủ để xem toàn bộ nội dung
Tải đầy đủ (123 trang)Trích đoạn nội dung luận án
Tải xuống để đọc toàn bộĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG Hà Nội – 2018 ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ Phan Hải Phong GIẢI PHÁP TỐI ƯU CÔNG SUẤT TIÊU THỤ CHO CÁC KIẾN TRÚC MẠNG TRÊN CHIP Chuyên ngành: Kỹ thuật điện tử Mã số: 9510302.01 LUẬN ÁN TIẾN SỸ CÔNG NGHỆ ĐIỆN TỬ - VIỄN THÔNG NGƯỜI HƯỚNG DẪN KHOA HỌC: PGS. Trần Xuân Tú Hà Nội – 2018 Cæng tr…nh ÷æc ho n th nh t⁄i Khoa i»n tß - Vi„n thæng v PhÆng th‰ nghi»m trång i”m H» thŁng t‰ch hæp thæng minh (SISLAB), Tr÷íng ⁄i håc Cæng ngh», ⁄i håc QuŁc gia H Nºi. Ng÷íi h÷îng d¤n khoa håc: 1. Trƒn Xu¥n Tó Ph£n bi»n 1: PGS.
Ho ng V«n Phóc Ph£n bi»n 2: PGS. Nguy„n Vô Th›ng Ph£n bi»n 3: PGS. Nguy„n Ngåc Minh Lu“n ¡n ÷æc b£o v» tr÷îc Hºi çng c§p nh n÷îc ch§m lu“n ¡n ti‚n sÿ håp t⁄i: tr÷íng ⁄i håc Cæng ngh», ⁄i håc QuŁc Gia H 12 Nºi, v o hçi 15 gií 00 ng y 05 th¡ng n«m 2018. Câ th” t…m hi”u lu“n ¡n t⁄i: - Th÷ vi»n QuŁc gia Vi»t Nam - Trung t¥m Thæng tin - Th÷ vi»n, ⁄i håc QuŁc gia H Nºi.
L˝I CAM OAN T¡c gi£ xin cam oan to n bº nºi dung tr…nh b y trong lu“n ¡n v c¡c cæng tr…nh nghi¶n cøu l cıa ri¶ng t¡c gi£ v ng÷íi h÷îng d¤n khoa håc l PGS. C¡c sŁ li»u v k‚t qu£ tr…nh b y trong lu“n ¡n l trung thüc v ch÷a tłng ÷æc ai cæng bŁ trong b§t ký cæng tr…nh n o tr÷îc â. L˝IC MÌN ” ho n th nh lu“n ¡n n y tæi xin gßi líi c£m ìn ch¥n th nh ‚n PGS. Trƒn Xu¥n Tó, ng÷íi ¢ r§t t“n t…nh h÷îng d¤n v t⁄o måi i•u ki»n thu“n læi nh§t cho tæi trong suŁt qu¡ tr…nh thüc hi»n lu“n ¡n.
Tæi xin ch¥n th nh c£m ìn c¡c thƒy cæ, c¡c c¡n bº cıa PhÆng th‰ nghi»m trång i”m H» thŁng t‰ch hæp thæng minh, Tr÷íng ⁄i håc Cæng ngh», ⁄i håc QuŁc gia H Nºi v… nhœng hØ træ tŁt nh§t m tæi câ ÷æc trong qu¡ tr…nh l m vi»c t⁄i phÆng th‰ nghi»m (lu“n ¡n ÷æc thüc hi»n trong khuæn khŒ • t i QG. Xin ch¥n th nh c£m ìn c¡c thƒy cæ ð Khoa i»n tß Vi„n thæng, Tr÷íng ⁄i håc Cæng ngh», °c bi»t l c¡c thƒy cæ ð Bº mæn i»n tß v Kÿ thu“t M¡y t‰nh ¢ gi£ng d⁄y v t⁄o måi i•u ki»n thu“n læi cho tæi trong suŁt thíi gian håc t“p v nghi¶n cøu t⁄i Nh tr÷íng. Tæi công ch¥n th nh c£m ìn sü hØ træ c£ v“t ch§t v tinh thƒn cıa Tr÷íng ⁄i håc Khoa håc ⁄i håc Hu‚; Khoa i»n tß Vi„n thæng cıa Tr÷íng ⁄i håc Khoa håc ⁄i håc Hu‚. Xin c£m ìn gia …nh v b⁄n b– ¢ luæn ð b¶n c⁄nh ” ºng vi¶n v gióp ï tæi ho n th nh lu“n ¡n n y.
H Nºi, th¡ng 12 n«m 2018 Phan H£i Phong Möc löc Möc löc iv Danh möc c¡c tł vi‚t t›t vii Danh s¡ch h…nh v‡ ix Danh s¡ch b£ng xi Mð ƒu 1 1 Ph÷ìng ph¡p thi‚t k‚ vi m⁄ch theo h÷îng cæng su§t ti¶u thö th§p 6 1.1 Cæng su§t ti¶u thö tr¶n m⁄ch t‰ch hæp .1 Cæng su§t ti¶u thö ºng .2 Cæng su§t ti¶u thö t¾nh .2 Mºt sŁ ph÷ìng ph¡p thi‚t k‚ vi m⁄ch cæng su§t th§p .1 Ph÷ìng ph¡p ch°n c§p xung nhàp .2 Ph÷ìng ph¡p thi‚t k‚ a i»n ¡p nguçn .3 Ph÷ìng ph¡p thi‚t k‚ a i»n ¡p ng÷ïng .3 Ph÷ìng ph¡p thi‚t k‚ a i»n ¡p nguçn .1 Ph÷ìng ph¡p i•u khi”n t l» i»n ¡p - tƒn sŁ ºng .2 Mºt sŁ th¡ch thøc trong thi‚t k‚ a i»n ¡p nguçn .4 Thu“t to¡n læ-g‰c mí .1 Giîi thi»u chung. 22 2 M⁄ng tr¶n chip v mºt sŁ v§n • v• tŁi ÷u n«ng l÷æng ti¶u thö 31 2.1 Giîi thi»u chung v• m⁄ng tr¶n chip .1 Giîi thi»u chung .2 Mºt sŁ kh¡i ni»m cì b£n v• m⁄ng tr¶n chip .2 Mºt sŁ gi£i ph¡p thi‚t k‚ m⁄ng tr¶n chip theo h÷îng gi£m cæng su§t ti¶u thö .1 Ki‚n tróc ALPIN .2 Mæ h…nh i•u khi”n tƒn sŁ - i»n ¡p düa tr¶n kÿ thu“t PSTR .3 Bº phŁi gh†p m⁄ng cæng su§t th§p theo chu'n OCP .4 Ki‚n tróc Producer-Consumer FIFO. 50 3 Mæ h…nh bº i•u khi”n tƒn sŁ - i»n ¡p cho bº ành tuy‚n cıa m⁄ng tr¶n chip 55 3.1 • xu§t mæ h…nh bº i•u khi”n tƒn sŁ - i»n ¡p cho bº ành tuy‚n .2 Thi‚t k‚ v mæ h…nh ho¡ bº i•u khi”n tƒn sŁ - i»n ¡p .2 KhŁi t‰nh to¡n gi¡ trà l÷u l÷æng trung b…nh cüc ⁄i .3 KhŁi t‰nh to¡n bi‚n thi¶n l÷u l÷æng .3 Mæ phäng ho⁄t ºng læ-g‰c cıa bº i•u khi”n tƒn sŁ - i»n ¡p .1 Mæ phäng ho⁄t ºng cıa khŁi o l÷u l÷æng .2 Mæ phäng ho⁄t ºng cıa khŁi x¡c ành l÷u l÷æng cüc ⁄i .3 Mæ phäng ho⁄t ºng cıa khŁi x¡c ành bi‚n thi¶n l÷u l÷æng .4 Mæ phäng ho⁄t ºng cıa khŁi xß lþ læ-g‰c .5 Mæ phäng ho⁄t ºng cıa bº i•u khi”n tƒn sŁ - i»n ¡p. 72 4 Mæ phäng v ¡nh gi¡ hi»u qu£ cıa bº i•u khi”n tƒn sŁ - i»n ¡p 75 4.1 Mæ phäng v ÷îc l÷æng cæng su§t ti¶u thö cıa mºt m⁄ng tr¶n chip .1 ORION 3 - Mºt mæ h…nh hi»u qu£ ” ¡nh gi¡ n«ng l÷æng ti¶u thö cho m⁄ng tr¶n chip .2 Phƒn m•m mæ phäng VNOC 2.2 ¡nh gi¡ hi»u qu£ cıa bº i•u khi”n tƒn sŁ i»n ¡p .1 Mæ phäng ¡nh gi¡ hi»u n«ng vîi d⁄ng truy•n thæng UNIFORM 83 4.2 Mæ phäng ¡nh gi¡ hi»u n«ng vîi d⁄ng truy•n thæng SELF- SIMILAR.
85 K‚t lu“n v h÷îng ph¡t tri”n 92 Danh möc cæng tr…nh khoa håc cıa t¡c gi£ 95 T i li»u tham kh£o 97 v A 107 A.1 Mºt sŁ m¢ nguçn VHDL trong lu“n ¡n .1 M¢ nguçn VHDL mæ t£ khŁi o l÷u l÷æng Counter .2 M¢ nguçn VHDL mæ t£ qu¡ tr…nh so s¡nh cıa bº MA .3 M¢ nguçn VHDL ” mæ h…nh ho¡ khŁi DER .4 M¢ nguçn cho qu¡ tr…nh t⁄o t‰n hi»u ng¤u nhi¶n. 109 vi Danh möc c¡c tł vi‚t t›t Tł vi‚t t›t Mæ t£ Gi£i ngh¾a AVS Adaptive Voltage Scaling i•u khi”n t l» i»n ¡p th‰ch nghi BU Buffer Utilization Møc º sß döng bº »m DSM Deep Submicron Si¶u mi-cí ron DVFS Dynamic Voltage and Fre- i•u khi”n t l» i»n ¡p v tƒn sŁ quency Scaling ºng FIFO First In First Out Bº »m v o tr÷îc - ra tr÷îc GALS Globally Asynchronous - Lo- Dà bº to n cöc - çng bº cöc bº cally Synchronous GS Guaranteed Service £m b£o ch§t l÷æng dàch vö LPM Local Power Manager Bº qu£n lþ n«ng cæng su§t cöc bº LU Link Utilization Møc º sß döng li¶n k‚t MNI Master Network Interface Giao ti‚p m⁄ng chı MPSoC Multi-Processor SoC H» thŁng tr¶n chip a lªi xß lþ NI Network Interface Giao ti‚p m⁄ng NoC Network on Chip M⁄ng tr¶n chip HFS Header Flit Shift Bº dàch flit ti¶u • IP Intellectual Property Lªi sð hœu tr‰ tu» RTL Register Transfer Level Møc chuy”n thanh ghi P&R Place & Route °t chØ v ành tuy‚n PSU Power Supply Unit Bº c§p nguçn PPL Phase Locked Loop VÆng l°p khâa pha PWM Pulse Width Modulation i•u ch‚ º rºng xung SAF Store-And-Forward L÷u trœ v chuy”n ti‚p SoC System on Chip H» thŁng tr¶n chip VCPIQ Virtual Channel Priority In- H ng æi lŁi v o ÷u ti¶n k¶nh £o put Queuing vii VCT Virtual-Cut-Through Cì ch‚ xuy¶n c›t £o VFC Voltage and Frequency Con- Bº i•u khi”n i»n ¡p v tƒn sŁ troller VFI Voltage Frequency Island Vòng i»n ¡p - tƒn sŁ ºc l“p VHDL VHSIC Hardware Description Ngæn ngœ mæ t£ phƒn cøng cho VH- Language SIC VHSIC Very High Speed Integrated M⁄ch t‰ch hæp tŁc º r§t cao Circuit VOQ Virtual Output Queuing H ng æi lŁi ra £o WH Wormhole Cì ch‚ lØ s¥u öc viii Danh s¡ch h…nh v‡ 1.1 V‰ dö cho qu¡ tr…nh phâng n⁄p tr¶n tö i»n kþ sinh trong tr÷íng hæp cæng su§t chuy”n m⁄ch.2 V‰ dö v• dÆng i»n ng›n m⁄ch tr¶n cŒng NOT trong tr÷íng hæp cæng su§t ng›n m⁄ch.3 Ph÷ìng ph¡p ch°n c§p xung nhàp: (a) khæng thüc hi»n ch°n xung nhàp; (b) câ thüc hi»n ch°n xung nhàp.4 Mºt v‰ dö v• ph÷ìng ph¡p thi‚t k‚ a i»n ¡p nguçn.5 MŁi quan h» giœa thíi gian tr„ v dÆng rÆ Łi vîi quy tr…nh 90nm [2].6 Mæ h…nh h» thŁng sß döng ph÷ìng ph¡p i•u khi”n t l» tƒn sŁ - i»n ¡p ºng.7 H m li¶n thuºc A(x) cıa t“p kinh i”n A.9 H m li¶n thuºc tuy‚n t‰nh tłng o⁄n.10 C¡c thæng sŁ °c tr÷ng cıa t“p mí.11 Mæ h…nh cì b£n cıa mºt h» thŁng mí.12 Thu“t to¡n læ-g‰c mí theo mæ h…nh Sugeno.1 Nhœng tæ-pæ thæng döng dòng cho m⁄ng tr¶n chip: (a) ring hay chordal ring; (b) 2D-mesh; (c) fat-tree; (d) 2D torus.2 Cì ch‚ ành tuy‚n.3 Chi‚n l÷æc l÷u trœ tr¶n bº ành tuy‚n.4 Mæ h…nh k‚t nŁi h» thŁng mð OSI.5 Ki‚n tróc ALPIN [8].6 Mºt ìn và m⁄ng ho n ch¿nh trong ALPIN [8].7 Ki‚n tróc PSTR cho qu£n lþ n«ng l÷æng/hi»u n«ng cho mØi vòng i»n ¡p/tƒn sŁ [94].8 Ki‚n tróc cıa bº MNI [17].9 Thu“t to¡n ” x¡c ành c¡c VFI.10 C§u tróc cıa Producer-Consumer FIFO [65].11 Ki‚n tróc DFS cho VFI [65].1 T‰n hi»u b›t tay giœa c¡c bº ành tuy‚n v lªi IP.2 Mæ h…nh gi£i ph¡p i•u khi”n tƒn sŁ i»n ¡p ÷æc • xu§t cho c¡c nŁt m⁄ng cıa mºt m⁄ng tr¶n chip.3 Mæ h…nh khŁi i•u khi”n tƒn sŁ i»n ¡p cho bº ành tuy‚n cıa m⁄ng tr¶n chip.4 Sì ç khŁi chi ti‚t cıa bº i•u khi”n tƒn sŁ - i»n ¡p.5 Sì ç khŁi mæ t£ khŁi o l÷u l÷æng.6 Sì ç m¡y tr⁄ng th¡i mæ t£ khŁi o l÷u l÷æng.7 Mæ h…nh khŁi t‰nh to¡n gi¡ trà l÷u l÷æng trung b…nh cüc ⁄i.8 Mæ h…nh khŁi t‰nh to¡n bi‚n thi¶n gi¡ trà l÷u l÷æng.9 Mæ h…nh sì ç khŁi cıa khŁi xß lþ læ-g‰c mí.10 Mæ h…nh ho¡ ð møc RTL cho bº xß lþ læ-g‰c mí.11 Mæ t£ cho h m li¶n thuºc d⁄ng h…nh thang.12 Mæ t£ c¡c h m li¶n thuºc cho ƒu v o input_1.13 Mæ t£ c¡c h m li¶n thuºc cho ƒu v o input_2.14 Mæ t£ c¡c h m li¶n thuºc cho ƒu ra output.15 K‚t qu£ mæ phäng ho⁄t ºng læ-g‰c cıa khŁi o l÷u l÷æng.16 K‚t qu£ mæ phäng ho⁄t ºng læ-g‰c cıa khŁi x¡c ành l÷u l÷æng cüc ⁄i.17 o⁄n gi£n ç sâng th” hi»n k‚t qu£ mæ phäng ho⁄t ºng læ-g‰c cıa khŁi x¡c ành bi‚n thi¶n l÷u l÷æng.18 o⁄n gi£n ç sâng th” hi»n k‚t qu£ mæ phäng ho⁄t ºng cıa khŁi xß lþ læ-g‰c.19 K‚t qu£ mæ phäng kh£ n«ng ¡p øng cıa bº i•u khi”n tƒn sŁ i»n ¡p theo sü thay Œi cıa l÷u l÷æng truy•n thæng.1 Mæ h…nh c§u tróc tłng khŁi th nh phƒn cıa mºt bº ành tuy‚n trong mæ h…nh ORION 3 [37].
Nội dung được bảo vệ bản quyền — Tải xuống đầy đủ
Trích dẫn luận án này
Phan Hải Phong (2018). Tối ưu công suất mạng trên chip - Luận án TS [Luận án tiến sĩ, Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội]. LuanAn.net. https://luanan.net/tai-lieu-khac/giai-phap-toi-uu-cong-suat-mang-tren-chip-luan-an-ts
Câu hỏi thường gặp
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" nghiên cứu về vấn đề gì?
"Giải pháp tối ưu công suất tiêu thụ cho các kiến trúc mạng trên chip. Đề xuất phương pháp giảm thiểu tiêu thụ năng lượng trong thiết kế mạng trên chip."
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" được bảo vệ tại trường nào?
Luận án này được bảo vệ tại Trường Đại học Công nghệ, Đại học Quốc gia Hà Nội. Năm bảo vệ: 2018.
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" thuộc chuyên ngành gì?
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" thuộc chuyên ngành Kỹ thuật điện tử. Danh mục: Tài liệu khác.
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" có bao nhiêu trang?
Luận án "Tối ưu công suất mạng trên chip - Luận án TS" có 123 trang. Bạn có thể xem trước một phần tài liệu ngay trên trang web trước khi tải về.
Cách tải luận án "Tối ưu công suất mạng trên chip - Luận án TS" về máy như thế nào?
Để tải luận án về máy, bạn nhấn nút "Tải xuống ngay" trên trang này, sau đó hoàn tất thanh toán phí lưu trữ. File sẽ được tải xuống ngay sau khi thanh toán thành công. Hỗ trợ qua Zalo: 0559 297 239.