Tổng quan về luận án

Sự phát triển vũ bão của ngành công nghiệp vi mạch bán dẫn trong kỷ nguyên trí tuệ nhân tạo (AI), điện toán mô phỏng thần kinh (Neuromorphic Computing) và mạng nơ-ron sâu (Deep Neural Networks - DNNs) đã đặt ra yêu cầu cấp thiết về việc nâng cao hiệu năng của các phần tử lưu trữ dữ liệu không bay hơi (Non-Volatile Memory - NVM). Trong bức tranh công nghệ hiện đại, bóng bán dẫn kim loại - oxit - bán dẫn có cực cổng nổi (Floating-Gate MOS Transistor - FGMOS) đóng vai trò là phần tử nhớ cốt lõi trong các kiến trúc Flash memory (NAND/NOR) và vi mạch tương tự hỗn hợp (Analog Mixed-Signal). Theo thống kê từ các cơ sở dữ liệu học thuật quốc tế uy tín giai đoạn 2017–2023, đã có hơn 17.000 công trình nghiên cứu công bố về FGMOS trên các hệ thống xuất bản IEEE, Springer, ScienceDirect và Wiley, minh chứng cho tầm quan trọng học thuật bền vững của cấu trúc này.

Khoảng trống nghiên cứu then chốt (research gap) mà luận án giải quyết xuất phát từ quy luật thu nhỏ kích thước hình học (scaling-down) của công nghệ CMOS xuống nút công nghệ 65 nm. Theo công bố của Tổ chức Lộ trình Công nghệ Quốc tế cho Linh kiện và Hệ thống (IRDS) phối hợp cùng Tập đoàn Intel, độ dày của lớp oxit đường hầm (Tunnel Oxide) chạm ngưỡng giới hạn vật lý xấp xỉ 6 nm. Khi lớp cách điện này bị thu mỏng dưới ngưỡng 6 nm, sự rò rỉ điện tích lưu trữ trên cực cổng nổi gia tăng đột biến do các cơ chế lượng tử, làm bùng nổ công suất tiêu tán tĩnh do dòng rò và gây suy giảm nghiêm trọng các chỉ số tin cậy cốt lõi của linh kiện như: thời gian duy trì điện tích (retention time), độ bền số chu kỳ ghi/xóa (endurance), và độ mở của cửa sổ bộ nhớ (memory window). Đồng thời, việc giảm độ dày Tunnel Oxide làm suy giảm tỷ lệ ghép điện dung cổng (Gate Coupling Ratio - GCR). Hệ số GCR bắt buộc phải thỏa mãn điều kiện $GCR \ge 0.6$ nhằm đảm bảo khả năng kiểm soát kênh dẫn của cực cổng điều khiển; nếu giá trị này sụt giảm, mạch điều khiển sẽ đòi hỏi điện áp cấp đầu vào rất cao để bù đắp cho sự suy giảm điện dung, làm tăng tiêu thụ năng lượng.

Luận án xác lập 4 câu hỏi nghiên cứu (Research Questions - RQ) và 4 giả thuyết khoa học (Hypotheses - H) tương ứng:

  • RQ1: Làm thế nào để xây dựng một quy trình mô phỏng chế tạo ảo tự động hóa (Virtual Fabrication) nhằm tối ưu hóa các thông số vật lý của FGMOS và loại bỏ các sai sót thủ công trong công cụ TCAD? $\rightarrow$ H1: Thiết lập môi trường tự động hóa liên kết ngôn ngữ Python và nhân giải số TCAD (TCADAS) sẽ giảm thiểu chi phí tính toán và kiểm soát chính xác sự biến thiên quy trình chế tạo (process variations).
  • RQ2: Cấu trúc chấm lượng tử nano (Nanocrystal FGMOS) 65 nm với bộ thông số hình học nào có thể giải quyết triệt để vấn đề rò rỉ điện tích và vận hành ở điện áp thấp? $\rightarrow$ H2: Việc phân lập cực cổng nổi thành các chấm lượng tử kích thước $3\text{ nm} \times 3\text{ nm}$ với độ dày Tunnel Oxide 6 nm sẽ duy trì cửa sổ bộ nhớ lớn trên 2.5 V dưới điện áp phân cực $\pm 6\text{ V}$.
  • RQ3: Các thông số cấu trúc tối ưu cho FGMOS tiêu chuẩn (Standard FGMOS) 65 nm là gì để dung hòa giữa giới hạn Tunnel Oxide và tốc độ xóa cấp độ nano-giây? $\rightarrow$ H3: Cấu trúc tiêu chuẩn với Tunnel Oxide 9 nm và lớp điện môi trung gian (IPD) 15 nm sẽ đạt cửa sổ bộ nhớ 4.0 V và tốc độ xóa dưới 1 ns.
  • RQ4: Phương pháp mô hình hóa dòng điện một chiều (DC Compact Modeling) nào đảm bảo tính chính xác cao và tính tương thích công nghiệp khi chuyển giao từ mô phỏng TCAD sang phần mềm thiết kế mạch SPICE? $\rightarrow$ H4: Mô hình tương đương vĩ mô (Macro-model) kết hợp phương trình cân bằng điện tích trên nền tảng BSIM3v3.1 mức 49 sẽ phản ánh chính xác các hiệu ứng phi tuyến kênh ngắn và sai số dưới 5% so với thực nghiệm trên Silicon.

Khung lý thuyết của luận án được xây dựng vững chắc trên nền tảng cơ học lượng tử và vật lý bán dẫn: lý thuyết hai trạng thái ổn định "bi-stable state", cơ chế phát xạ điện tử nóng qua kênh (Channel Hot Electron - CHE) theo mô hình "Lucky-electron", cơ chế xuyên hầm lượng tử Fowler-Nordheim (FN) với xấp xỉ Wentzel-Kramers-Brillouin (WKB), và mô hình cân bằng điện tích phi tuyến (Nonlinear Charge-balance Model).

Nghiên cứu mang lại những đóng góp đột phá với các giá trị định lượng cụ thể: cấu trúc Nanocrystal FGMOS đạt cửa sổ bộ nhớ 2.8 V tại điện áp cực cổng điều khiển $\pm 6\text{ V}$, tốc độ xóa cực nhanh đạt 2.6 ns; cấu trúc Standard FGMOS đạt cửa sổ bộ nhớ 4.0 V tại $\pm 6\text{ V}$, tốc độ xóa đạt 0.9 ns tại điện áp $\pm 15\text{ V}$; phát triển thành công hai công cụ nguồn mở chuyên dụng TCADAS và DCExtractionTool; đồng thời kiểm chứng mô hình compact BSIM3v3.1 mức 49 với dữ liệu chế tạo thực tế trên phiến Silicon từ công ty bán dẫn quốc tế NXP Semiconductors tại nút công nghệ 65 nm.

Literature Review và Positioning

Lịch sử phát triển của linh kiện MOS cực cổng nổi bắt đầu từ công trình kinh điển năm 1967 của W. Shockley, Pearson, D. Kahng, và S. M. Sze dựa trên lý thuyết hai trạng thái ổn định. Tuy nhiên, mô hình đầu tiên gặp rào cản công nghệ khi đòi hỏi màng mỏng oxit dưới 10 nm – một thách thức bất khả thi đối với kỹ thuật chế tạo đương thời. Đến năm 1974, D. Frohman-Bentchkowsky đề xuất cấu trúc kim loại - chất cách điện - kim loại - chất cách điện - bán dẫn (MIMIS) dẫn tới sự thương mại hóa của bộ nhớ EPROM, nhưng nhược điểm lớn là loại bỏ cổng kim loại ngoài. Năm 1976, Fujio Masuoka đã giải quyết triệt để rào cản này, hoàn thiện mô hình FGMOS hiện đại cho bộ nhớ Flash với kiến trúc 1 transistor (1T) thay thế cho cấu trúc 2 transistor (2T) cồng kềnh của EEPROM, tạo nên cuộc cách mạng về mật độ tích hợp.

Tổng quan các nghiên cứu trong nhiều thập kỷ qua cho thấy có ba trường phái học thuật chính nhằm giải quyết giới hạn Tunnel Oxide 6 nm:

  1. Trường phái cấu trúc mới (Novel Device Architectures): Điển hình là cấu trúc Hybrid Floating Gate (HFG) thay thế Polysilicon bằng các lớp kim loại xếp chồng, hoặc cấu trúc Nanocrystal (chấm lượng tử Si, Ge, SiC). Mặc dù Nanocrystal giải quyết được hiện tượng phóng điện toàn phần khi có một khuyết tật rò rỉ đơn lẻ, các nghiên cứu quốc tế trước đây ghi nhận hạn chế lớn về hệ số GCR thấp, dẫn đến cửa sổ bộ nhớ rất hẹp ở mức điện áp thấp. Cụ thể, nghiên cứu của tác giả quốc tế [19] chỉ đạt cửa sổ nhớ 1.2 V khi đặt điện áp lên tới 10 V; công trình [18] chỉ thu được cửa sổ nhớ 3.0 V tại mức điện áp cao 12 V.
  2. Trường phái vật liệu bán dẫn mới (Advanced Semiconductor Materials): Tập trung nghiên cứu bộ nhớ Flash Graphene (GFM), vật liệu 2D Molybdenum Disulfide ($\text{MoS}_2$) [24], tích hợp màng mỏng $\text{HfO}_2$ pha tạp Silicon (HSO) với vật liệu phản sắt điện (AFE) [23], và kỹ thuật biến thiên độ dày rào oxit (VARIOT / Tunnel Barrier Engineering) [25]. Tuy nhiên, các cấu trúc vật liệu mới tồn tại nhược điểm chí mạng về tốc độ ghi/xóa cực kỳ chậm chạp. Các nghiên cứu Flash Graphene [27] ghi nhận thời gian Ghi/Xóa lên tới 1 s / 1 s ở điện áp $\pm 18\text{ V}$; công trình [28] mất tới 3 s để ghi ở điện áp $\pm 15\text{ V}$.
  3. Trường phái cải tiến và tối ưu hóa cấu trúc tiêu chuẩn (Standard FGMOS Optimization): Khai thác các cấu trúc silicon truyền thống [20], [21], [22] với ưu điểm tốc độ ghi/xóa vượt trội (từ 10 ms trong [29] đến 1 ms trong [30]), nhưng thiếu các bộ thông số chế tạo hình học chi tiết để vượt qua giới hạn rò rỉ cơ lượng tử tại nút công nghệ 65 nm.
Nghiên cứu & Cấu trúc Nút công nghệ / Vật liệu Điện áp vận hành ($V_{CG}$) Cửa sổ bộ nhớ ($\Delta V_{TH}$) Tốc độ Xóa ($t_{erase}$) Hạn chế chính
Công trình [19] (Nanocrystal) 65 nm / Quantum dots $10\text{ V}$ $1.2\text{ V}$ Vài ms Cửa sổ nhớ rất hẹp, điện áp cao
Công trình [18] (Nanocrystal) Nanocrystal Silicon $12\text{ V}$ $3.0\text{ V}$ Vài $\mu\text{s}$ Hiệu suất GCR thấp
Công trình [27] (GFM) Graphene Flash Memory $\pm 18\text{ V}$ $2.5\text{ V}$ $1.0\text{ s}$ Tốc độ đáp ứng quá chậm
Công trình [28] (GFM) Graphene Channel $\pm 15\text{ V}$ $1.8\text{ V}$ $3.0\text{ s}$ (Ghi) Khó tích hợp quy trình FAB chuẩn
Luận án (Nanocrystal) 65 nm / Si Dots ($3\times 3\text{ nm}$) $\pm 6\text{ V}$ / $\pm 15\text{ V}$ $2.8\text{ V}$ $2.6\text{ ns}$ Đã tối ưu hóa hoàn toàn
Luận án (Standard FGMOS) 65 nm / Poly-Si ($t_{ox}=9\text{ nm}$) $\pm 6\text{ V}$ / $\pm 15\text{ V}$ $4.0\text{ V}$ $0.9\text{ ns}$ Đạt chuẩn công nghiệp NXP

Vị thế nghiên cứu của luận án được xác lập vững chắc bằng việc đồng thời giải quyết hai bài toán hóc búa: tối ưu hóa cấu trúc Nanocrystal để đạt hiệu năng vượt trội ở điện áp thấp ($\pm 6\text{ V}$), đồng thời thiết lập kỷ lục tốc độ xóa cấp độ nano-giây (0.9 ns – 2.6 ns) cho cả hai cấu trúc trên nền tảng quy trình công nghệ 65 nm chuẩn công nghiệp.

Đóng góp lý thuyết và khung phân tích

Đóng góp cho lý thuyết

Luận án đã mở rộng và làm sâu sắc thêm lý thuyết phát xạ điện tử nóng qua kênh (Channel Hot Electron - CHE) và cơ chế xuyên hầm lượng tử Fowler-Nordheim (FN) khi áp dụng vào các cấu trúc giam cầm lượng tử đa chiều ở thang đo nano.

Về mặt lý thuyết mô hình hóa cực cổng nổi, nghiên cứu đã chỉ ra và khắc phục các sai số mang tính hệ thống của mô hình phân tích điện dung cổ điển (Classical Capacitive Model). Trong mô hình cổ điển, hệ số ghép tụ $\alpha_j = C_j / C_T$ được xem là một hằng số cố định, dẫn tới công thức tính điện thế cổng nổi: $$V_{FG} = \alpha_{CG} V_{CG} + \alpha_D V_D + \alpha_S V_S + \alpha_B V_B$$

Tuy nhiên, hệ số ghép tụ thực chất là một hàm phi tuyến phụ thuộc chặt chẽ vào trạng thái phân cực của các cực và nồng độ điện tích đảo trong kênh dẫn. Luận án đã hoàn thiện lý thuyết mô hình cân bằng điện tích (Charge-balance Model): $$Q_{net} = Q_G(V_{FG}, V_S, V_D, V_B) + C_{CG}(V_{FG} - V_{CG}) = \text{const}$$ Trong đó, điện tích trên cực cổng MOS $Q_G$ là hàm phi tuyến phức tạp được trích xuất trực tiếp từ phương trình phân bố trường điện từ và hàm thế bề mặt.

Đồng thời, luận án đã làm rõ hiện tượng vật lý khác biệt của FGMOS so với MOSFET thông thường: trong vùng bão hòa ($V_{DS} \ge \alpha_{CG} [V_{CG} + f V_{DS} - V_{TCG}]$), dòng máng $I_{DS}$ không cố định mà tiếp tục tăng theo $V_{DS}$ do hiệu ứng "drain turn-on" sinh ra từ tụ ghép cực máng $C_D$. Độ hỗ dẫn (transconductance) $g_m$ trong vùng bão hòa tăng theo $V_{DS}$ theo quan hệ: $$g_m = \frac{\partial I_{DS}}{\partial V_{CG}} = \beta \alpha_{CG}^2 (V_{CG} + f V_{DS} - V_{TCG})$$ ngược hoàn toàn với transistor MOS thông thường nơi $g_m$ chỉ phụ thuộc vào điện áp điều khiển.

       Khung Phân Tích Đa Tầng Của Luận Án
+-----------------------------------------------------------+
|               LÝ THUYẾT VẬT LÝ BÁN DẪN                    |
|  - Lý thuyết Bi-Stable State (Shockley, Sze, Masuoka)     |
|  - Cơ chế Xuyên hầm FN (WKB approximation)               |
|  - Dòng điện tử nóng CHE (Lucky-Electron Model)          |
|  - Mô hình Cân bằng điện tích phi tuyến (Charge-Balance) |
+-----------------------------+-----------------------------+
                              |
                              v
+-----------------------------------------------------------+
|              TỰ ĐỘNG HÓA THIẾT KẾ TCADAS                  |
|  - Chia lưới thích nghi (Adaptive 2D/3D Meshing)          |
|  - Mô phỏng chế tạo ảo Athena: 65 nm Planar / Dots        |
|  - Mô phỏng vật lý linh kiện Atlas: Trạng thái Ghi/Xóa/Đọc|
|  - Phân tích biến thiên quy trình (Process Variations)    |
+-----------------------------+-----------------------------+
                              |
                              v
+-----------------------------------------------------------+
|             TRÍCH XUẤT COMPACT MODEL & KIỂM CHỨNG         |
|  - Công cụ ICCAP: Mô hình SPICE Level 3 (Kênh dài)        |
|  - DCExtractionTool: Mô hình Macro BSIM3v3.1 Level 49     |
|  - Kiểm chứng đối chuẩn dữ liệu Silicon từ FAB NXP 65 nm  |
+-----------------------------------------------------------+

Khung phân tích độc đáo

Khung phân tích của luận án tích hợp liền mạch ba trụ cột khoa học:

  1. Lý thuyết phát xạ điện tử nóng qua kênh (CHE - Lucky-Electron): Dòng tiêm điện tử $I_{CHE}$ được lượng hóa chính xác thông qua hàm mũ của điện trường đỉnh $E_M$ tại chuyển tiếp cực máng: $$I_{CHE} = C \cdot I_{DS} \cdot \exp\left(-\frac{d}{\lambda}\right) = C \cdot I_{DS} \cdot \exp\left(-\frac{\Phi_{Si/SiO2} - \alpha \sqrt{E_{OX}}}{q \lambda E_M}\right)$$ với quãng đường tự do trung bình của electron $\lambda = 7 \div 10\text{ nm}$.
  2. Lý thuyết xuyên hầm lượng tử Fowler-Nordheim qua hàng rào thế WKB: Mật độ dòng xuyên hầm $J_{FN}$ qua lớp Tunnel Oxide dưới điện trường lớn $F_{OX}$ được mô hình hóa qua phương trình vi phân phi tuyến: $$J_{FN} = A_{FN} F_{OX}^2 \exp\left(-\frac{B_{FN}}{F_{OX}}\right)$$ với các hệ số vật lý chính xác: rào thế electron $\Phi_B = 3.12\text{ eV}$ đối với tiếp giáp $\text{Si/SiO}_2$ và $\Phi_B = 2.9\text{ eV}$ đối với $\text{poly-Si/SiO}2$; khối lượng hiệu dụng của electron trong oxit $m{OX} = 0.5 m_0$.
  3. Mô hình vi mạch BSIM3v3.1 mức 49: Tích hợp các hiệu ứng kênh ngắn (SCE), hiệu ứng dịch chuyển điện thế ngưỡng do cực máng (DIBL), và vận tốc bão hòa của hạt dẫn với điện trường tới hạn $E_{SAT} \approx 4 \times 10^4\text{ V/cm}$.

Điều kiện biên (boundary conditions) của khung phân tích: áp dụng cho nút công nghệ 65 nm, dải nhiệt độ phòng tiêu chuẩn $T = 300\text{ K}$, điện thế phân cực $V_{CG}$ quét từ $-15\text{ V}$ đến $+15\text{ V}$, $V_{DS}$ từ $0\text{ V}$ đến $10\text{ V}$.

Phương pháp nghiên cứu tiên tiến

Thiết kế nghiên cứu

Nghiên cứu được thiết kế theo quan điểm triết học thực chứng (positivism), sử dụng phương pháp mô phỏng số học tất định (deterministic numerical simulation) kết hợp trích xuất mô hình giải tích và kiểm chứng đối chuẩn thực nghiệm (empirical benchmarking). Thiết kế đa tầng bao gồm 4 cấp độ kỹ thuật:

  • Cấp độ 1 (TCAD Process Simulation): Tái hiện chân thực các bước vật lý trong phòng sạch bán dẫn (lắng đọng, cấy ion, oxy hóa nhiệt, quang khắc, ăn mòn) thông qua công cụ Silvaco Athena.
  • Cấp độ 2 (TCAD Device Simulation): Giải hệ phương trình Poisson phi tuyến và phương trình liên tục của hạt dẫn trong công cụ Silvaco Atlas để phân tích động học điện tử trong quá trình Ghi (CHE), Xóa (FN), và Đọc (DC sweep).
  • Cấp độ 3 (Compact Circuit Modeling): Chuyển hóa đặc tính vật lý cấp linh kiện thành mô hình mạch tương đương SPICE (Level 3 và BSIM3v3.1 Level 49) trên Keysight ICCAP và LTSpice.
  • Cấp độ 4 (Industrial Experimental Validation): Thu thập dữ liệu đo kiểm thực tế từ các cấu trúc FGMOS chế tạo trên phiến Silicon 65 nm tại nhà máy của NXP Semiconductors để đánh giá sai số.
       Quy Trình Chế Tạo Ảo Tự Động Hóa Trong TCADAS
[Khởi tạo Mesh] 
       │
       ▼
[Tạo Phiến Si Substrate & Cấy Ion Giếng Pwell]
       │
       ▼
[Phát triển Oxit Đường hầm (Tunnel Oxide: 6 nm / 9 nm)]
       │
       ▼
[Lắng đọng Cực Cổng Nổi: Nanocrystal Dots (3x3 nm) hoặc Poly-Si]
       │
       ▼
[Hình thành Lớp Điện môi Trung gian IPD (ONO: 15 nm)]
       │
       ▼
[Lắng đọng Cực Cổng Điều khiển Polysilicon]
       │
       ▼
[Cấy Ion N+ Nồng độ cao tạo Cực Nguồn (Source) & Máng (Drain)]
       │
       ▼
[Phủ Lớp Oxit Bảo vệ & Mở Cửa sổ Tiếp xúc Kim loại Nhôm]
       │
       ▼
[Xuất Cấu Trúc 2D/3D (*.str) & Trích xuất Đặc tính I-V (*.csv)]

Quy trình nghiên cứu rigorous

Luận án đã thiết kế và hiện thực hóa thuật toán tự động hóa hoàn chỉnh cho công cụ TCADAS (Technology Computer-Aided Design Automatic Simulation) bằng ngôn ngữ Python. Thuật toán hoạt động theo mã giả tối ưu hóa:

# Thuật toán điều khiển của công cụ tự động hóa TCADAS
Input: Datain = {x1, x2, ..., xn}  # Tham số công nghệ: liều cấy, nhiệt độ, kích thước
Input: Formulas = {f1, f2, ..., fm}  # Các phương trình vật lý trích xuất đặc tính
while True:
    MeshTMP = Create_Mesh(Dimension="2D_to_3D")
    if Verify_Mesh_Density(MeshTMP) >= MeshTarget:
        Mesh = MeshTMP
        break

for step_i in range(1, Total_Fabrication_Steps + 1):
    Execute_Athena_Process(step_i, Datain[step_i])
    if Verify_Profile(step_i) >= Tolerance_Target:
        Save_Intermediate_State(step_i)
    else:
        Trigger_Adaptive_Correction(step_i)

Dataout = Export_Structure_3D()
Results = Characterize_Device_Atlas(Dataout, Formulas)
Export_Files(InputFile="*.in", OutputCSV="*.csv")

Hệ thống đảm bảo tính toàn vẹn và độ tin cậy thông qua kiểm tra chéo 4 nguồn dữ liệu (quadangulation): mô hình giải tích lý thuyết, mô phỏng chế tạo TCAD Athena, mô phỏng đặc tính TCAD Atlas, và số liệu đo kiểm thực tế trên Silicon FAB NXP. Mật độ lưới mô phỏng được tinh chỉnh cực mịn tại các vùng chuyển tiếp PN và lớp Tunnel Oxide với bước lưới nhỏ hơn 0.2 nm để loại bỏ hoàn toàn các lỗi kỳ dị số học.

Data và phân tích

Bộ thông số hình học và điều kiện công nghệ được chuẩn hóa nghiêm ngặt:

  • Cấu trúc Nanocrystal FGMOS: Chiều dài kênh dẫn $L = 65\text{ nm}$; bề rộng kênh $W = 65\text{ nm}$; độ dày Tunnel Oxide $t_{ox} = 6\text{ nm}$; độ dày lớp IPD ($ONO$) $t_{IPD} = 15\text{ nm}$; kích thước chấm lượng tử $3\text{ nm} \times 3\text{ nm}$; khoảng cách giữa các chấm $2\text{ nm} \times 3\text{ nm}$; vật liệu chấm: Silicon đơn tinh thể.
  • Cấu trúc Standard FGMOS: Chiều dài kênh dẫn $L = 65\text{ nm}$; độ dày Tunnel Oxide $t_{ox} = 9\text{ nm}$; độ dày lớp IPD $t_{IPD} = 15\text{ nm}$; lớp Polysilicon cổng nổi liên tục dày $30\text{ nm}$.
  • Thông số trích xuất mô hình DC: Mô hình BSIM3v3.1 Level 49 được lượng hóa đầy đủ các tham số: điện thế ngưỡng cơ bản ($V_{TH0}$), hệ số hiệu ứng thân ($K_1, K_2$), độ linh động hạt dẫn ($\mu_0$), hệ số suy giảm vận tốc bão hòa ($VSAT$), và chiều dài hiệu dụng kênh dẫn ($\Delta L$). Toàn bộ mã nguồn và công cụ được lưu trữ công khai phục vụ cộng đồng tại TCADAS Repository và DCExtractionTool Repository.

Phát hiện đột phá và implications

Những phát hiện then chốt

  1. Phá vỡ giới hạn thu nhỏ của cấu trúc Nanocrystal 65 nm: Luận án chứng minh cấu trúc Nanocrystal với độ dày Tunnel Oxide siêu mỏng 6 nm duy trì được độ tin cậy vượt trội mà không bị suy hao điện tích do dòng rò SILC (Stress-Induced Leakage Current). Cấu trúc đạt độ mở cửa sổ bộ nhớ $\Delta V_{TH} = 2.8\text{ V}$ ở mức điện áp phân cực cực thấp $\pm 6\text{ V}$, và đạt tốc độ xóa kỷ lục $2.6\text{ ns}$ khi áp điện áp xung $\pm 9\text{ V}, \pm 12\text{ V}, \pm 15\text{ V}$.
  2. Thiết lập chuẩn tối ưu cho Standard FGMOS 65 nm: Luận án xác lập bộ thông số vàng cho cấu trúc tiêu chuẩn (Tunnel Oxide 9 nm, IPD 15 nm), đem lại cửa sổ bộ nhớ rộng tới $4.0\text{ V}$ ở điện áp $\pm 6\text{ V}$. Tốc độ xóa đạt bước tiến ngoạn mục: $1\ \mu\text{s}$ ở điện áp $\pm 9\text{ V}$, $15\text{ ns}$ ở $\pm 12\text{ V}$, và đạt mức dưới nano-giây là $0.9\text{ ns}$ ở điện áp $\pm 15\text{ V}$.
  3. Phát hiện động học phi trực giác về dòng bão hòa cực máng: Khác biệt căn bản với MOSFET thông thường (nơi dòng bão hòa $I_{DS}$ độc lập với $V_{DS}$), trong FGMOS, dòng $I_{DS}$ tiếp tục tăng tuyến tính trong miền bão hòa do điện áp cực máng ghép điện dung trực tiếp lên cực cổng nổi qua tụ $C_D$, gây ra hiện tượng bật kênh sớm (drain turn-on).
  4. Độ chính xác vượt trội của Macro-model BSIM3v3.1 Mức 49: Kết quả trích xuất mô hình DC qua công cụ ICCAP với mô hình SPICE Mức 3 cho thấy sự suy giảm độ chính xác rõ rệt khi kích thước kênh dẫn co về 65 nm do bỏ qua các hiệu ứng lượng tử 2 chiều. Ngược lại, phương pháp xây dựng mô hình mạch tương đương kết hợp giải thuật cân bằng điện tích trên nền tảng BSIM3v3.1 mức 49 mang lại độ chính xác cao, khớp hoàn toàn với dữ liệu thực nghiệm trên phiến Silicon của NXP Semiconductors.
So sánh Cửa sổ Bộ nhớ (Memory Window) ở các mức điện áp khác nhau
┌────────────────────────────────────────────────────────┐
│ Luận án - Standard FGMOS (±6V):    [4.0 V]             │
│ Luận án - Nanocrystal FGMOS (±6V): [2.8 V]             │
│ Nghiên cứu [18] (12V):             [3.0 V]             │
│ Nghiên cứu [20] (9V):              [2.0 V]             │
│ Nghiên cứu [19] (10V):             [1.2 V]             │
└────────────────────────────────────────────────────────┘

So sánh Tốc độ Xóa (Erase Speed - Thang đo Log)
┌────────────────────────────────────────────────────────┐
│ Luận án - Standard FGMOS (±15V):    [0.9 ns]  (Cực nhanh)│
│ Luận án - Nanocrystal FGMOS (±15V): [2.6 ns]  (Cực nhanh)│
│ Nghiên cứu [29] (±18V):             [10 ms]   (Chậm)    │
│ Nghiên cứu [27] - GFM (±18V):       [1.0 s]   (Rất chậm)│
│ Nghiên cứu [28] - GFM (±15V):       [3.0 s]   (Rất chậm)│
└────────────────────────────────────────────────────────┘

Implications đa chiều

  • Về mặt học thuật và lý thuyết: Nghiên cứu cung cấp hệ thống dữ liệu mô phỏng và mô hình hóa giải tích hoàn chỉnh về sự tương tác trường điện lượng tử trong các linh kiện cổng nổi nano, đóng góp cơ sở lý luận quan trọng cho lý thuyết bán dẫn phi cổ điển.
  • Về mặt phương pháp luận: Sự ra đời của công cụ TCADAS đã mở ra một phương pháp tiếp cận mới trong tự động hóa thiết kế công nghệ bán dẫn (EDA/TCAD automation), cho phép mở rộng nghiên cứu sang các linh kiện tiên tiến khác như MOSFET kênh siêu ngắn, FinFET, SOI (Silicon-on-Insulator), và HEMT (High-Electron-Mobility Transistor).
  • Về mặt thực tiễn công nghiệp: Cung cấp trực tiếp các bộ thông số hình học và quy trình công nghệ khả thi, giúp các nhà máy đúc vi mạch (Foundry) rút ngắn thời gian nghiên cứu và phát triển (R&D) các dòng chip nhớ nhúng (eFlash) và chip xử lý trí tuệ nhân tạo biên (Edge AI).

Limitations và Future Research

Luận án thẳng thắn nhìn nhận 4 giới hạn nghiên cứu mang tính khách quan:

  1. Giới hạn cấu trúc phẳng (2D Planar Scope): Các mô phỏng và chế tạo tập trung chủ yếu trên cấu trúc FGMOS phẳng 65 nm, chưa mở rộng sang các cấu trúc không gian 3 chiều phức tạp như 3D NAND Flash dạng trụ (Cylindrical Gate) hay kiến trúc Gate-All-Around (GAA) Nanosheet.
  2. Giới hạn mô hình nhiệt động học (Thermal Dynamics): Các phân tích đặc tính được thực hiện chủ yếu ở nhiệt độ phòng tiêu chuẩn ($T = 300\text{ K}$), chưa khảo sát sâu sự phân tán nhiệt do tán xạ phonon trong quá trình hoạt động liên tục ở tần số cao.
  3. Giới hạn mô hình trích xuất tín hiệu nhỏ AC/RF: Luận án tập trung chuyên sâu vào trích xuất mô hình dòng điện một chiều tĩnh (DC model), các tham số động học điện dung phụ thuộc tần số cao (AC/Transient parameters) cần tiếp tục được hoàn thiện trong các phiên bản macro-model tiếp theo.
  4. Rào cản chế tạo thử nghiệm nội địa: Do điều kiện phòng sạch bán dẫn trong nước còn hạn chế, việc kiểm chứng thực nghiệm phải dựa trên việc đối chuẩn dữ liệu đo kiểm từ đối tác công nghiệp quốc tế (NXP Semiconductors) thay vì trực tiếp thực hiện toàn bộ chu trình gia công tại phòng thí nghiệm.

Chương trình nghiên cứu tiếp theo (Future Research Agenda) bao gồm:

  • Mở rộng thuật toán TCADAS để hỗ trợ mô phỏng tự động cho linh kiện bóng bán dẫn cấu trúc 3D Gate-All-Around (GAA FET) và màng mỏng chuyển tiếp 2D.
  • Tích hợp mô hình vật lý hiệu ứng điện dung âm (Negative Capacitance FET - NC-FET) và vật liệu sắt điện (Ferroelectric $\text{HfO}_2$) vào cực cổng điều khiển nhằm giảm điện áp hoạt động xuống dưới $1\text{ V}$.
  • Xây dựng mô hình mạch mạng nơ-ron đa mức (Multi-Level Cell - MLC / Triple-Level Cell - TLC) dựa trên FGMOS làm phần tử Synapse nhân tạo cho chip tính toán trong bộ nhớ (Compute-in-Memory - CiM).
  • Hoàn thiện bộ thư viện PDK (Process Design Kit) số và tương tự hoàn chỉnh ở nút công nghệ 65 nm phục vụ các công cụ thiết kế vi mạch chuẩn công nghiệp như Cadence Virtuoso và Synopsys Custom Compiler.

Tác động và ảnh hưởng

Các kết quả nghiên cứu của luận án đã được công bố trên các diễn đàn khoa học quốc tế uy tín bậc nhất thuộc danh mục ISI/Scopus:

  • 01 công trình trên tạp chí Heliyon (Elsevier, SCIE, Q1, Impact Factor = 4.0).
  • 01 công trình trên tạp chí Ain Shams Engineering Journal (Elsevier, SCIE, Q1, Impact Factor = 6.0).
  • 01 công trình trên tạp chí Modelling and Simulation in Engineering (Wiley, ESCI/Scopus, Q2, Impact Factor = 3.0).
  • 02 công trình trên tạp chí quốc tế Advances in Science, Technology and Engineering Systems Journal (ASTESJ).
  • 02 công trình tại các hội nghị quốc tế uy tín của IEEE (ISEE 2023) và Springer (Lecture Notes on Data Engineering and Communications Technologies, Scopus Q3).

Về mặt công nghệ và xã hội, việc cung cấp miễn phí hai bộ công cụ nguồn mở TCADAS và DCExtractionTool trên GitHub đã trực tiếp thúc đẩy cộng đồng nghiên cứu vi mạch tiếp cận kỹ thuật thiết kế tự động hóa tiên tiến mà không phải chịu chi phí bản quyền phần mềm đắt đỏ. Công trình đóng góp thiết thực vào chiến lược phát triển nguồn nhân lực chất lượng cao và ngành công nghiệp vi mạch bán dẫn quốc gia.

Đối tượng hưởng lợi

  • Nghiên cứu sinh và Học viên cao học chuyên ngành Vi điện tử: Thụ hưởng phương pháp luận mô phỏng chế tạo ảo chuẩn mực, tiếp cận mã nguồn mở của TCADAS và DCExtractionTool để đẩy nhanh tiến độ đề tài nghiên cứu.
  • Các nhà khoa học và Giảng viên đại học: Sử dụng các phát hiện lý thuyết và hệ thống phương trình cân bằng điện tích làm tài liệu giảng dạy chuyên sâu về vật lý linh kiện bán dẫn và thiết kế vi mạch tích hợp.
  • Kỹ sư R&D tại các doanh nghiệp thiết kế vi mạch (IC Design Houses): Ứng dụng trực tiếp bộ thông số 65 nm tối ưu để thiết kế các khối bộ nhớ không bay hơi nhúng hiệu năng cao, tiết kiệm hàng trăm nghìn USD chi phí chế tạo thử nghiệm (shuttle run).
  • Các nhà hoạch định chính sách phát triển công nghệ cao: Có thêm căn cứ khoa học thực chứng để đầu tư phát triển các công cụ tự động hóa thiết kế vi mạch (EDA Tools) nội địa.

Câu hỏi chuyên sâu

1. Đóng góp lý thuyết độc đáo nhất của luận án là gì và đã mở rộng lý thuyết cụ thể nào? Đóng góp lý thuyết độc đáo nhất là việc hoàn thiện và chuẩn hóa mô hình cân bằng điện tích phi tuyến (Charge-balance Model), thay thế cho mô hình điện dung cổ điển (Classical Capacitive Model) của Shockley, Pearson, Kahng và Sze (1967). Bằng cách chứng minh hệ số ghép tụ $\alpha_j$ phụ thuộc phi tuyến vào điện áp phân cực và điện tích kênh dẫn, luận án đã xây dựng phương trình xác định thế cổng nổi $V_{FG}$ chính xác tuyệt đối mà không cần tính toán cồng kềnh các giá trị điện dung ký sinh.

2. Đột phá về mặt phương pháp luận (Methodology Innovation) khi so sánh với ít nhất 2 nghiên cứu quốc tế trước đây? So với công cụ Impulse TCAD (2019) [35] vốn chỉ giới hạn trong mô phỏng transient cho linh kiện NC-FET và công cụ RD50 TCAD (2019) [36] đòi hỏi phải nạp mô hình thủ công cho từng linh kiện riêng biệt, công cụ TCADAS của luận án mang tính đột phá khi tự động hóa toàn diện 100% chu trình khép kín: từ phân chia lưới thích nghi 2D/3D, mô phỏng chế tạo ảo Athena, phân tích biến thiên quy trình, đến trích xuất tự động toàn bộ tham số $I-V$, $C-V$, $GCR$, $I_{ON}/I_{OFF}$ sang định dạng tiêu chuẩn *.csv.

3. Phát hiện gây ngạc nhiên nhất (Most Surprising Finding) cùng bằng chứng số liệu thực nghiệm là gì? Phát hiện bất ngờ nhất là cấu trúc Nanocrystal với các chấm lượng tử Si $3\text{ nm} \times 3\text{ nm}$ có thể đạt được tốc độ xóa siêu nhanh 2.6 ns và cửa sổ bộ nhớ 2.8 V ngay tại mức điện áp rất thấp $\pm 6\text{ V}$. Điều này phá vỡ quan niệm truyền thống trong các nghiên cứu quốc tế trước đây (như công trình [19] cần 10 V chỉ để đạt cửa sổ 1.2 V; công trình [27], [28] về GFM mất từ 1 s đến 3 s) cho rằng cấu trúc chấm lượng tử luôn có tốc độ đáp ứng chậm và đòi hỏi điện áp phân cực lớn.

4. Luận án có cung cấp quy trình nhân bản kết quả (Replication Protocol) hay không? Có. Toàn bộ quy trình thiết kế, giải thuật mã giả, tập lệnh mô phỏng TCAD Athena/Atlas, và mã nguồn Python của công cụ TCADAS cùng DCExtractionTool đều được công khai hoàn toàn trên GitHub (tcadas và DCExtractionTool). Bất kỳ phòng thí nghiệm nào sở hữu phần mềm Silvaco TCAD tiêu chuẩn đều có thể tái lập chính xác 100% các kết quả trong luận án.

5. Chương trình nghiên cứu 10 năm (10-Year Research Agenda) được vạch ra như thế nào? Chương trình 10 năm tập trung vào: (1) Tích hợp trí tuệ nhân tạo (AI/Machine Learning) vào TCADAS để tự động tối ưu hóa hình học linh kiện đa mục tiêu; (2) Di chuyển cấu trúc FGMOS sang kiến trúc 3D Gate-All-Around Nanosheet ở nút 2 nm; (3) Ứng dụng FGMOS làm synapse nhớ đa mức (MLC/TLC) cho vi mạch xử lý thần kinh Neuromorphic Computing và chip AI biên tiêu thụ siêu ít năng lượng.

Kết luận

  1. Luận án đã phát triển thành công công cụ tự động hóa thiết kế TCADAS, đóng góp mã nguồn mở đột phá giúp tối ưu hóa và tự động hóa toàn diện quy trình mô phỏng chế tạo ảo và trích xuất đặc tính linh kiện bán dẫn.
  2. Thiết lập bộ thông số hình học chuẩn xác cho cấu trúc Nanocrystal FGMOS 65 nm (Tunnel Oxide 6 nm, IPD 15 nm, chấm lượng tử $3\text{ nm} \times 3\text{ nm}$), đạt cửa sổ bộ nhớ 2.8 V tại điện áp $\pm 6\text{ V}$ và tốc độ xóa cực nhanh 2.6 ns.
  3. Thiết lập bộ thông số tối ưu cho cấu trúc Standard FGMOS 65 nm (Tunnel Oxide 9 nm, IPD 15 nm), đạt cửa sổ bộ nhớ 4.0 V tại $\pm 6\text{ V}$ và tốc độ xóa kỷ lục 0.9 ns tại $\pm 15\text{ V}$.
  4. Xây dựng thành công phương pháp trích xuất mô hình vĩ mô BSIM3v3.1 mức 49 dựa trên nguyên lý cân bằng điện tích, được kiểm chứng khớp hoàn toàn với dữ liệu thực nghiệm trên phiến Silicon 65 nm từ tập đoàn bán dẫn NXP Semiconductors.
  5. Mở ra ba hướng nghiên cứu mới đầy tiềm năng: tự động hóa thiết kế vi mạch bằng AI/TCAD, tích hợp FGMOS trong chip nhớ 3D Neuromorphic Synapse, và phát triển các bộ công cụ PDK mã nguồn mở phục vụ nền công nghiệp bán dẫn.